信號(hào)發(fā)生器的設(shè)計(jì)

1、EDA技術(shù)課程實(shí)驗(yàn)設(shè)計(jì)課程題目: 信號(hào)發(fā)生器的設(shè)計(jì)（元件例化語(yǔ)句）姓 名: 學(xué) 號(hào)： 1107050119專(zhuān) 業(yè)： 通信工程2011級(jí)學(xué) 院： 電氣信息學(xué)院指導(dǎo)教師： 時(shí) 間： 目錄：摘要-3第一章：設(shè)計(jì)簡(jiǎn)介-4 1.1 EDA簡(jiǎn)介-4 1.2 VHDL簡(jiǎn)介-4 1.3 Quartus II簡(jiǎn)介-5 1.4 SignalTap II簡(jiǎn)介-5第二章：設(shè)計(jì)基本要求-52.1 學(xué)習(xí)用VHDL語(yǔ)言實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)-52.2 進(jìn)一步熟悉SignalTap II的使用-6第三章：設(shè)計(jì)原理-6 3.1 信號(hào)發(fā)生器-6 3.2 實(shí)現(xiàn)方法-6第四章：設(shè)計(jì)過(guò)程-74.1 設(shè)計(jì)基本程序-74.2 管腳對(duì)應(yīng)表-12

2、4.3 圖形法生成原理圖-13第五章：編譯仿真波形-135.1 正弦波仿真結(jié)果-135.2 方波仿真結(jié)果-14第六章：實(shí)驗(yàn)總結(jié)-14參考文獻(xiàn)-14摘要：硬件描述語(yǔ)言VHDL是EDA技術(shù)中的重要組成部分，VHDL是當(dāng)前最流行的硬件描述語(yǔ)言之一，此語(yǔ)言具有良好的可讀性，可移植等特點(diǎn)。本設(shè)計(jì)主要是利用VHDL語(yǔ)言設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸出方波、正弦波，主要使用了Altera公司的Quartus II軟件。本設(shè)計(jì)利用VHDL語(yǔ)言使用文本輸入法，新建工程，通過(guò)設(shè)計(jì)輸入、編譯，仿真完成各種信號(hào)的設(shè)計(jì)，然后生成元器件，再使用原理圖輸入法完成各部分的整合，從而形成一個(gè)完整的多波形信號(hào)

3、發(fā)生器。關(guān)鍵字：VHDL, Quartus II, 多功能信號(hào)發(fā)生器 Abstract:Hardware describle language HDL is an important part of EDA technology,VHDL is one of the current most popular hardware describe language,this language has a nice readablitity and portability.this design primarily uses VHDL language to design a versatile s

4、ignal generator.according to the choice of the input signal wave、the generatorcan export the one wave of the two waves including square-wave、sine-wave、this design primarily uses the Quartus II software of Altera company. The design uses text input method by VHDL language to creat new projects,design

5、 the input,compile,simulate various kinds signals.And it generate new component,then it form a completed various kinds sianals generator by schcmatic diagram method.第一章：設(shè)計(jì)簡(jiǎn)介1.1 EDA簡(jiǎn)介 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。

6、 國(guó)際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。 這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合

7、、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。1.2 VHDL簡(jiǎn)介 VHDL翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以

8、是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分,及端口)和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。1.3 Quartus II簡(jiǎn)介 Quartus II 是Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整

9、PLD設(shè)計(jì)流程。1.4 SignalTap II簡(jiǎn)介 SignalTap II 是一款功能強(qiáng)大且極具實(shí)用性的FPGA片上debug工具軟件，它集成在altera公司提供的FPGA開(kāi)發(fā)工具Quartus II中。 SignalTap II全稱(chēng)SignalTap II Logic Analyzer是第二代系統(tǒng)級(jí)調(diào)試工具，可以捕獲和顯示實(shí)時(shí)信號(hào)，觀察在系統(tǒng)設(shè)計(jì)中的硬件和軟件之間的互相作用。Quartus II軟件可以選擇要捕獲的信號(hào)、開(kāi)始捕獲的時(shí)間，以及要捕獲多少數(shù)據(jù)樣本。還可以選擇時(shí)間數(shù)據(jù)從器件的存儲(chǔ)器塊通過(guò)JTAG端口傳送至SignalTap II Logic Analyzer，還是至I/O引腳

10、以供外部邏輯分析儀或示波器使用。將實(shí)時(shí)數(shù)據(jù)提供給工程師幫助debug。第二章：設(shè)計(jì)基本要求2.1 學(xué)習(xí)用VHDL語(yǔ)言實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì) 用元件例化語(yǔ)句實(shí)現(xiàn)系統(tǒng)層次化設(shè)計(jì)。元件例化就是將以前設(shè)計(jì)的實(shí)體當(dāng)作本設(shè)計(jì)的一個(gè)元件，然后用VHDL語(yǔ)句將各元件之間的連接關(guān)系描述出來(lái)。元件的例化語(yǔ)句由兩部分組成，第1部分是元件的定義，即將現(xiàn)成的設(shè)計(jì)實(shí)體定義為本設(shè)計(jì)的一個(gè)元件；第2部分是連接關(guān)系映射語(yǔ)句，即描述各元件之間的連接關(guān)系。2.2 進(jìn)一步熟悉SignalTap II的使用。第三章：設(shè)計(jì)原理 3.1 信號(hào)發(fā)生器 指產(chǎn)生所需參數(shù)的電測(cè)試信號(hào)的儀器。按信號(hào)波形可分為正弦信號(hào)、函數(shù)（波形）信號(hào)、脈沖信號(hào)和隨機(jī)信

11、號(hào)發(fā)生器等四大類(lèi)。信號(hào)發(fā)生器又稱(chēng)信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。各種波形曲線均可以用三角函數(shù)方程式來(lái)表示。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波（含方波）、正弦波的電路被稱(chēng)為函數(shù)信號(hào)發(fā)生器。本設(shè)計(jì)采用EDA來(lái)設(shè)計(jì)信號(hào)發(fā)生器,該信號(hào)發(fā)生器可以產(chǎn)生正弦波、方波兩種波形。3.2 實(shí)現(xiàn)方法 本設(shè)計(jì)以EP2C35F672C8為硬件核心設(shè)計(jì)，使用VHDL語(yǔ)言的元件例化語(yǔ)句描述?？偣?個(gè)VHDL文件，包括：正弦波設(shè)計(jì)文件、方波設(shè)計(jì)文件、三選一元件設(shè)計(jì)文件和頂層設(shè)計(jì)文件。 圖1工程文件組成第四章：設(shè)計(jì)過(guò)程4.1 設(shè)計(jì)基本程序正弦波程序library ieee;use ieee.std

12、_logic_1164.all;use ieee.std_logic_unsigned.all;entity gen_sin isport( clk: in std_logic;d:out integer range 0 to 255 );end gen_sin;architecture a of gen_sin isbeginprocess(clk)variable temp:integer range 0 to 63;begin if clk 'event and clk ='1' then if temp = 63 thentemp :=0;else temp:=

13、temp+1;end if;case temp is when 00=>d<=255;when 01=>d<=254;when 02=>d<=252;when 03=>d<=249;when 04=>d<=245;when 05=>d<=239;when 06=>d<=233;when 07=>d<=225;when 08=>d<=217;when 09=>d<=207;when 10=>d<=197;when 11=>d<=186;when 12=&

14、gt;d<=174;when 13=>d<=162;when 14=>d<=150;when 15=>d<=137;when 16=>d<=124;when 17=>d<=112;when 18=>d<=99;when 19=>d<=87;when 20=>d<=75;when 21=>d<=64;when 22=>d<=53;when 23=>d<=43;when 24=>d<=34;when 25=>d<=26;when 26=&

15、gt;d<=19;when 27=>d<=13;when 28=>d<=8;when 29=>d<=4;when 30=>d<=1;when 31=>d<=0;when 32=>d<=0;when 33=>d<=1;when 34=>d<=4;when 35=>d<=8;when 36=>d<=13;when 37=>d<=19;when 38=>d<=26;when 39=>d<=34;when 40=>d<=43;wh

16、en 41=>d<=53;when 42=>d<=64;when 43=>d<=75;when 44=>d<=87;when 45=>d<=99;when 46=>d<=112;when 47=>d<=124;when 48=>d<=137;when 49=>d<=150;when 50=>d<=162;when 51=>d<=174;when 52=>d<=186;when 53=>d<=197;when 54=>d<=207

17、;when 55=>d<=217;when 56=>d<=225;when 57=>d<=233;when 58=>d<=239;when 59=>d<=245;when 60=>d<=249;when 61=>d<=252;when 62=>d<=254;when 63=>d<=255;when others=>null;end case;end if;end process;end a;方波程序library ieee;use ieee.std_logic_1164.all;u

18、se ieee.std_logic_unsigned.all;entity gen_square isport( clk: in std_logic;q:out integer range 0 to 255 );end gen_square;architecture a of gen_square isbeginprocess(clk)variable temp:integer range 0 to 63;begin if clk 'event and clk ='1' then if temp = 63 thentemp :=0;else temp:=temp+1;e

19、nd if;if temp<32 thenq <=255;elseq<=0;end if;end if;end process;end a;選擇器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sel_fun isport( sel: in std_logic_vector(1 downto 0);fun_sin,fun_squ,fun_tri:in integer range 0 to 255;fun_

20、out:out integer range 0 to 255 );end sel_fun;architecture a of sel_fun isbeginprocess(sel,fun_sin,fun_squ,fun_tri)begin case sel iswhen "00"=>fun_out<=fun_sin;when "01"=>fun_out<=fun_squ;when others=>fun_out<=fun_tri;end case;end process;end a;頂層文件library ieee;u

21、se ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity syn_dds isport(clk: in std_logic;sel: in std_logic_vector(1 downto 0);fun_out: out integer range 0 to 255);end syn_dds;architecture a of syn_dds iscomponent gen_sinport(clk: in std_logic;d: out integer range 0 to 255);end component;component gen_squ port(clk:in std_logic;q: out integer range 0 to 255);end component;component sel_funport(sel:in std_lo