第2章 PLD硬件特性與編程技術(shù)

1、第第2 2章章X康芯科技康芯科技X康芯科技康芯科技2.1 PLD 2.1 PLD 概述概述 圖圖2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出X康芯科技康芯科技2.1.1 PLD2.1.1 PLD的發(fā)展歷程的發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復雜內(nèi)嵌復雜功能模塊功能模塊的的SoPC 20世紀世紀70年代年代 20世紀世紀70年代末年代末 20世紀世紀80年代初年代初 20世紀世紀80年代中期年代中期 20世

2、紀世紀80年代末年代末 進入進入20世紀世紀90年代后年代后 2.1 PLD 概述概述 X康芯科技康芯科技2.1.2 PLD2.1.2 PLD的分類的分類 可編程邏輯器件（PLD） 簡單 PLD 復雜 PLD PROM PAL PLA GAL CPLD FPGA 圖圖2-2 按集成度按集成度(PLD)分類分類 2.1 PLD 概述概述 X康芯科技康芯科技2.1.2 PLD2.1.2 PLD的分類的分類 1熔絲熔絲(Fuse)型器件。型器件。 2反熔絲反熔絲(Anti-fuse)型器件型器件 。 3EPROM型。稱為紫外線擦除電可編程邏輯器件型。稱為紫外線擦除電可編程邏輯器件 。 4EEPROM

3、型型 。 5SRAM型型 。 6Flash型型 。 2.1 PLD 概述概述 從編程工藝上劃分從編程工藝上劃分: : X康芯科技康芯科技2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.1 2.2.1 電路符號表示電路符號表示 圖圖2-3 常用邏輯門符號與現(xiàn)有國標符號的對照常用邏輯門符號與現(xiàn)有國標符號的對照 X康芯科技康芯科技2.2.1 2.2.1 電路符號表示電路符號表示 圖圖2-4 PLD的互補緩沖器的互補緩沖器 圖圖2-5 PLD的互補輸入的互補輸入 圖圖2-6 PLD中與陣列表示中與陣列表示 圖圖2-7 PLD中或陣列的表示中或陣列的表示 圖圖2-8 陣列線連接表示

4、陣列線連接表示 X康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 圖圖2-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp22.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址譯碼器是完成中的地址譯碼器是完成PROM存儲陣列的行的選擇，存儲陣列的行的選擇，其邏輯函數(shù)是：其邏輯函數(shù)是： 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.2 PROM

5、2.2.2 PROM 行單元的值列是存儲單元陣列第而，其中11 2 1, 1pmMpmpn2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp.X康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2圖圖2-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2

6、.2 PROM 2.2.2 PROM 圖圖2-11 PROM表達的表達的PLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F1010AACAAS2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 圖圖2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAF與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.3 PLA 2.2.3 PLA 圖圖2-13 PLA邏輯

7、陣列示意圖邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.3 PLA 2.2.3 PLA 圖圖2-14 PLA與與 PROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科技康芯科技2.2.4 PAL 2.2.4 PAL 圖圖2-15 PAL結(jié)構(gòu)結(jié)構(gòu) 圖圖2-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 X康芯科

8、技康芯科技圖圖2-17 一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 7 8121115 1619 2023 2427 2831X康芯科技康芯科技2.2.5 GAL 2.2.5 GAL 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 GALGAL即通用陣列邏輯器件，首次在

9、即通用陣列邏輯器件，首次在PLDPLD上采用了上采用了EEPROMEEPROM工藝，使得工藝，使得GALGAL具有電可擦除重復編程的特點，具有電可擦除重復編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。徹底解決了熔絲型可編程器件的一次可編程問題。GALGAL在在“與與- -或或”陣列結(jié)構(gòu)上沿用了陣列結(jié)構(gòu)上沿用了PALPAL的與陣列可編程、或的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對陣列固定的結(jié)構(gòu)，但對PALPAL的輸出的輸出I/OI/O結(jié)構(gòu)進行了較大的結(jié)構(gòu)進行了較大的改進，在改進，在GALGAL的輸出部分增加了輸出邏輯宏單元的輸出部分增加了輸出邏輯宏單元OLMC(OutputOLMC(Ou

10、tput Macro Cell) Macro Cell)。 X康芯科技康芯科技2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖2-18 MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu) X康芯科技康芯科技圖圖2-19 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1 1邏輯陣列塊邏輯陣列塊(LAB) (LAB) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 X康芯科技康芯科技2 2宏單元宏單元 全局時鐘信號全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能全局時鐘信號由高電平有效的時鐘信號使能 用乘積項實現(xiàn)一個陣列時鐘用乘積項實現(xiàn)一個陣列時鐘2.3 CP

11、LD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理邏輯陣列邏輯陣列MAX7000MAX7000系列中的宏單元系列中的宏單元 乘積項選擇矩陣乘積項選擇矩陣可編程寄存器可編程寄存器 X康芯科技康芯科技3 3擴展乘積項擴展乘積項 圖圖2-20 共享擴展乘積項結(jié)構(gòu)共享擴展乘積項結(jié)構(gòu) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理X康芯科技康芯科技3 3擴展乘積項擴展乘積項 圖圖2-22 并聯(lián)擴展項饋送方式并聯(lián)擴展項饋送方式 共享擴展項共享擴展項 并聯(lián)擴展項并聯(lián)擴展項 X康芯科技康芯科技4 4可編程連線陣列可編程連線陣列(PIA) (PIA) 圖圖2-22 PIA信號布線到信

12、號布線到LAB的方式的方式 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理X康芯科技康芯科技5 5I/OI/O控制塊控制塊 圖圖2-23 EPM7128S器器件的件的I/O控制塊控制塊 X康芯科技康芯科技2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 在在FPGAFPGA開發(fā)技術(shù)的學習中，對于其硬件的了解主要應該注開發(fā)技術(shù)的學習中，對于其硬件的了解主要應該注意以下意以下5 5個方面：個方面： （1 1）FPGAFPGA的工作電源的類型和接入要求。的工作電源的類型和接入要求。 （2 2）編程口。）編程口。 （3 3）I/OI/O端口、多用途端口、專用輸入口

13、、全局控制口、端口、多用途端口、專用輸入口、全局控制口、LVDSLVDS口、鎖相環(huán)時鐘輸入輸出口的電氣性能和使用方法。口、鎖相環(huán)時鐘輸入輸出口的電氣性能和使用方法。 （4 4）FPGAFPGA內(nèi)部的嵌入式模塊。內(nèi)部的嵌入式模塊。 （5 5）配置器件。）配置器件。 X康芯科技康芯科技2.4.1 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-24 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理X康芯科技康芯科技0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器2.4.1

14、 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-25 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-26 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-27 Cyclone LE普通模式普通模式 X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-28 Cyclone LE動態(tài)算術(shù)模式動態(tài)算術(shù)模式

15、X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-29 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-30 LAB陣列陣列 X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-31LAB控制信號生成的邏輯圖控制信號生成的邏輯圖 X康芯科技康芯科技2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-32 快

16、速進位選擇鏈快速進位選擇鏈 X康芯科技康芯科技圖圖2-33 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 X康芯科技康芯科技圖圖2-34 LVDS連接連接 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 X康芯科技康芯科技2.5 2.5 硬件測試技術(shù)硬件測試技術(shù) 2.5.1 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試 在ASIC設計中

17、的掃描寄存器，是可測性設計的一種，原理是把ASIC中關鍵邏輯部分的普通寄存器用測試掃描寄存器來代替，在測試中可以動態(tài)地測試、分析設計其中寄存器所處的狀態(tài)，甚至對某個寄存器加以激勵信號，改變該寄存器的狀態(tài)。 X康芯科技康芯科技2.5.2 JTAG2.5.2 JTAG邊界掃描測試邊界掃描測試 引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)

18、據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。高阻態(tài)。TMS測試模式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負責控制信號輸入引腳，負責TAP控制器的轉(zhuǎn)換。控制器的轉(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測試復位輸入測試復位輸入(Te

19、st Reset Input)低電平有效，異步復位邊界掃描電路低電平有效，異步復位邊界掃描電路(在在IEEE規(guī)范中，規(guī)范中，該引腳可選該引腳可選)。表表2-1 邊界掃描邊界掃描IO引腳功能引腳功能 2.5 2.5 硬件測試技術(shù)硬件測試技術(shù) X康芯科技康芯科技2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice2.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 2.6.2 2.6.2 XilinxXilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列1. Virtex-4系列系列FPGA 2. Spartan& S

20、partan-3 & Spartan 3E器件系器件系 3. XC9500 & XC9500XL系列系列CPLD4. Xilinx FPGA配置器件配置器件SPROM X康芯科技康芯科技2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 2.6.3 AlteraAltera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. ACEX系列系列FPGA 3. MAX系列系列CPLD 4. Cyclone系列系列FPGA低成本低成本FPGA 5. Cyclone II系列系列FPGA 6. MAX II系列器

21、件系列器件 7. Altera宏功能塊及宏功能塊及IP核核 X康芯科技康芯科技2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.4 2.6.4 ActelActel公司的公司的FPGAFPGA器件器件 2.6.5 2.6.5 AlteraAltera公司的公司的FPGAFPGA配置方式與配置器件配置方式與配置器件 X康芯科技康芯科技2.7 2.7 編程與配置編程與配置 表表2-2 各引腳信號名稱各引腳信號名稱 基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術(shù)。技術(shù)。 基于基于SRAM查找表的編程單元。查找表的編程單元。 基于反熔絲編程單元。基于反熔絲編程單元。 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式模式TCKGNDTDOVCCTMS-TDIGNDX康芯科技康芯科技2.7 2.7 編程與配置編程與配置 2.7.1 JTAG2.7.1 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 圖圖2-