第5章VHDL設計輸入方式ppt課件

1、第第5 5章章 VHDLVHDL設計輸入方式設計輸入方式EDAEDA技術與技術與VHDLVHDL設計設計Quartus IIQuartus II的的VHDLVHDL輸入設計輸入設計 Synplify pro Synplify pro的的VHDLVHDL輸入設計輸入設計 Synplify Synplify的的VHDLVHDL輸入設計輸入設計基于基于HDL文本輸入的數(shù)字設計流程文本輸入的數(shù)字設計流程5.1 Quartus II的的VHDL輸入設計輸入設計 1.輸入源程序輸入源程序【例5.1】4位模16加法計數(shù)器library ieee;use ieee.std_logic_1164.all;use

2、 ieee.std_logic_unsigned.all;entity CNT4 is port(CLK,CLR:in std_logic; -CLR是異步復位端 Q:buffer std_logic_vector(3 downto 0);end;architecture ONE of CNT4 isBegin process(CLR,CLK) begin if CLR=1 then Q=0000; -CLR為高電平常，復位計數(shù)器形狀到0elsif CLKevent and CLK=1 then Q0) ; -計數(shù)器復位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上

3、升沿 IF EN = 1 THEN -檢測能否允許計數(shù) IF CQI 0); -大于9，計數(shù)值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -計數(shù)大于9，輸出進位信號 ELSE COUT = 0; END IF; CQ = CQI; -將計數(shù)值向端口輸出 END PROCESS; END behav;【例5.4】帶有復位和時鐘使能的10進制計數(shù)器1輸入設計輸入設計2選擇目的器件選擇目的器件 3綜合前控制設置綜合前控制設置 在對輸入的文件進展綜合前，應根據(jù)源文件的不同設計在對輸入的文件進展綜合前，應根據(jù)源文件的不同設計特點作一些針

4、對改善綜合方式的控制。例如設計者希望特點作一些針對改善綜合方式的控制。例如設計者希望在不改動源文件的情況下，對設計工程中的電路構(gòu)造進在不改動源文件的情況下，對設計工程中的電路構(gòu)造進展資源共享優(yōu)化，或?qū)ζ渲械挠邢扌螤顧C進展優(yōu)化，或展資源共享優(yōu)化，或?qū)ζ渲械挠邢扌螤顧C進展優(yōu)化，或?qū)υ诒姸嘟M合電路塊中的觸發(fā)器重新放置以提高運轉(zhuǎn)速對在眾多組合電路塊中的觸發(fā)器重新放置以提高運轉(zhuǎn)速度，可以分別選中左欄的控制選擇項：度，可以分別選中左欄的控制選擇項：Resource Sharing資源共享、資源共享、FSM Compiler形狀機編譯形狀機編譯器、器、FSM Explorer形狀機開發(fā)器或形狀機開發(fā)器或Re

5、timing和和Pipelining流水線設計。流水線設計。 10進制計數(shù)器綜合后的進制計數(shù)器綜合后的RTL級原理圖級原理圖 4綜合，查看結(jié)果綜合，查看結(jié)果在在Synplify Pro中調(diào)用中調(diào)用Quartus IISynplify Pro與與Quartus II的接口的接口 5-1 用用VHDL設計一個類似設計一個類似74的譯碼器電路，用的譯碼器電路，用Synplify Pro軟件對設計文件進展綜合，察看軟件對設計文件進展綜合，察看RTL級綜合視圖和門級級綜合視圖和門級綜合視圖。綜合視圖。5-2 用用VHDL言語設計一個功能類似言語設計一個功能類似74161的電路，用的電路，用Synplify Pro軟件對設計文件進展綜合，察看軟件對設計文件進展綜合，察看RTL級綜合視級綜合視圖和門級綜合視圖。圖和門級綜合視圖。5-3用用VHDL設計一個設計一個1位全加器，用位全加器，用Synplify軟件對其進展軟件對其進展綜合，察看綜合，察看RTL級綜合視圖和門級綜合視圖。級綜合視圖和門級綜合視圖。習習 題題 5-4 用用VHDL設計一個設計一個8位加法器，用位加法器，用Quartus II軟件進展綜合軟件進展綜合和仿真。和仿真。5-5 用用VHDL設計一個設計一個8位模位模60加法計數(shù)器，用加法計數(shù)器，用Quartus II軟軟件進展綜合和仿真。件進展綜合和仿真。5-6 基于基于Quar