NANDFlash調(diào)研

1、頁(yè)眉內(nèi)容NAND Flash 調(diào)研一、 NAND Flash1.1 2D NAND FlashNAN吶存的基本存儲(chǔ)單元以8位或者16位為單位，連成位線，形成所謂的 字節(jié)(Byte)或字(Word),這就是NAN吶存的位寬，不同位線的上的基本存儲(chǔ)單 元會(huì)連成字線， 如圖 1.1-1 和 1.1-2 所示。 這些線會(huì)再組成頁(yè)， 頁(yè)內(nèi)分為有效容 量區(qū)( Data Area )和冗余區(qū)( Spare Area ) ，有效容量區(qū)存儲(chǔ)待存儲(chǔ)的數(shù)據(jù)，冗 余區(qū)存儲(chǔ)與該頁(yè)有效數(shù)據(jù)相關(guān)的額外信息， 多個(gè)頁(yè)組成塊， 再由塊組成整個(gè)NAND閃存器件。圖 1.1-1 NAND 閃存的字線與位線 圖 1.1-2 K9F1

2、208U0M 閃存的整體結(jié)構(gòu)組成 在架構(gòu)上，閃存設(shè)備還需要數(shù)據(jù)傳輸總線、地址傳輸總線、命令傳輸總線、輸入輸出控制、 控制邏輯單元和各類寄存器。 總線是閃存在各個(gè)寄存器、 設(shè)備存 儲(chǔ)結(jié)構(gòu)和輸入輸出端之間傳送數(shù)據(jù)、 地址或命令的傳輸線束。 其中， 地址傳輸總 線又分為行地址總線和列地址總線兩種。行地址包含了邏輯單元號(hào)、塊號(hào)和頁(yè)號(hào)；列地址指向要獲取或更改的數(shù)據(jù)的起始點(diǎn)所對(duì)應(yīng)的頁(yè)內(nèi)偏移。 輸入輸出控制是閃存對(duì)外交流數(shù)據(jù)命令等信息的控制部件。 控制邏輯單元負(fù)責(zé)根據(jù)輸入命令和狀態(tài)寄存器進(jìn)行對(duì)應(yīng)的操作， 如數(shù)據(jù)傳 輸和設(shè)備擦寫等。在設(shè)備工作中，為了暫時(shí)存儲(chǔ)數(shù)據(jù)、地址和命令，閃存提供了多種寄存器。每個(gè)邏輯單元

3、有一個(gè)命令寄存器(Command Register) 和一個(gè)地址寄存器(PageRegister) 。 命令寄存器和地址寄存器分別用來(lái)暫時(shí)存儲(chǔ)最后得到的命令和地址。 此外， 每個(gè)邏輯單元會(huì)有一個(gè)狀態(tài)寄存器(Status Rgister) 來(lái)儲(chǔ)存一些必要的狀態(tài)值。從工作流程上來(lái)看NANM存結(jié)才如圖1.1-3所示：圖 1.1-3 NAND 閃存設(shè)備工作結(jié)構(gòu)示意圖 1.2 3D NAND Flash圖 1.2-1 2D NAND Flah 架構(gòu)圖2D NAND Flash 已經(jīng)是一種較為成熟的高密度存儲(chǔ)器技術(shù)，圖 1.2-1 為其架 構(gòu)圖。它的基本結(jié)構(gòu)是圖中的 NAND String 。每根 NAN

4、D String 上串聯(lián)了若干浮柵晶體管，每個(gè)浮柵晶體管的浮柵是否存有電子分別表示”0”和”1”的狀態(tài)。在讀操作過(guò)程中，一條NANIString中未選中字線(ML)加高電壓保證相應(yīng)浮柵晶 體管一定導(dǎo)通，選中字線施加話當(dāng)電平，存“ 1”浮柵晶體管可導(dǎo)通，存“ 0”浮 柵晶體管不導(dǎo)通， 然后選中位線(BL) 施加一個(gè)讀電壓， 未選中位線施加0V 電壓。這樣，選中的浮柵管若存儲(chǔ)數(shù)據(jù)是“1” ，則選中位線到地有一條放電通路，位線電壓放電到一個(gè)低電平； 若浮柵晶體管存儲(chǔ)數(shù)據(jù)是“ 0” ， 則選中位線沒(méi)有放電通路， 保持在之前的預(yù)充電高電平。 選中位線上最終讀出電壓的不同即可用來(lái)區(qū)分“ 1 ”和“0”的狀

5、態(tài)。圖 1.2-2 為 Samsung1出的 3D Horizontal NAND Flash 三維結(jié)構(gòu)，圖中紅 色豎直線為局部字線， 藍(lán)色豎直線為局部位線， 灰色水平線為浮柵品體管共用的 導(dǎo)通溝道。圖 1.2-2( a ) 3D Horizontal NAND Flash 三維結(jié)構(gòu)圖(b )浮柵晶體管頂視圖3D Horizontal NAND Flash 比2D NAND Flash堆疊了更多層，每次操作時(shí)需 要額外的層選信號(hào)SSL控制。圖1.2-3中展示了 SSL的控制方式，圖中處陰影中 的浮柵晶體管( “ off ”管)始終處于導(dǎo)通狀態(tài)，而陰影外的浮柵晶體管(“ on ”管) 只有在施加

6、高電的時(shí)候才導(dǎo)通。 這樣， 要選擇某一層， 只有在扣應(yīng)狀態(tài)為“ on ”的浮柵晶體管的控制柵上都施加高電平后，這一層才能被選通。 圖 1.2-3(a)SSL 層選選通管電路圖 (b)SSL 操作表為了克服 3D Horizontal NAND Flash 利浮柵晶體管去完成層選的這一大弊病， Toshiba 提出了 3D Vertical NAND Flash 的架構(gòu)。圖 1.2-4 、 1.2-5 為該三 維結(jié)構(gòu)示意圖，它由三個(gè)選通信號(hào)共同完成浮柵晶體管的選擇過(guò)程： BL(Bit Line) , Upper SG, Control Gate 。其中，BL與傳統(tǒng) 2D NAND Flash中位

7、線功能 相近，Control Gate 負(fù)責(zé)同時(shí)選通多層 NAND Flash中的控制柵，而 Upper SG 負(fù)責(zé)具體選擇工作的層，是層選信號(hào)。相對(duì)3D Horizontal NAND Flash ， 3DVertical NANDFlash 已將一條 NANDString 中用于選層的浮柵晶體管數(shù)量減小 到了一個(gè)，大大提升了存儲(chǔ)效率。圖 1.2-4 (a)3D Vertical NAND Flash 結(jié)構(gòu)圖 (b) 浮柵晶體管頂視圖 圖 1.2-5 3D Vertical NAND Flash 電路圖 圖 1.2-6 Vertical Gate NAND Flash 的布局 圖 1.2-6

8、 展示了 Vertical Gate NAND Flash 的布局 , 圖 1.2-7 3D NAND Flash X 截面8 層 3D NAND Flash X 截面如圖 1.2-7 所示圖 1.2-8 3D NAND Flash Y 截面8 層 3D NAND Flash Y 截面如圖 1.2-8 所示二、接口標(biāo)準(zhǔn)目前市場(chǎng)上的NANM存的三種不同接口標(biāo)準(zhǔn)：普通接口、 ONFI (Open Nand Flash Interface )標(biāo)準(zhǔn)和 Toggle DDR標(biāo)準(zhǔn)。2.1 普通接口普通接口是最早的NANM存數(shù)據(jù)通信接口，異步模式，數(shù)據(jù)傳輸速度為 40MB/s,內(nèi)部不帶有 ECC(Error

9、 Correcting Codes) 模塊。2.2 ONFI 接口標(biāo)準(zhǔn)2.2.1 概述ONF(I Open NAND Flash Interface )標(biāo)準(zhǔn)是由英特爾，鎂光，海力士，臺(tái)灣群聯(lián)電子，SanDisk,索尼，飛索半導(dǎo)體為首宣布統(tǒng)一制定的連接NAN明存和控制芯片的接口標(biāo)準(zhǔn)，當(dāng)初制定 ONFI標(biāo)準(zhǔn)的主要目的是統(tǒng)一當(dāng)時(shí)混亂的閃存 標(biāo)準(zhǔn)。ONFI1.0 制定于 2006年 12月，內(nèi)容主要是制定閃存的物理接口、封裝、工作機(jī)制、控制指令、寄存器等規(guī)范，增加對(duì)ECC勺支持，傳輸帶寬從傳統(tǒng)的Legacy 接口的40MB/s提升到50MB/s,性能提升幅度不大，不過(guò)其主要目的還是統(tǒng)一閃 存接口規(guī)范，

10、減輕產(chǎn)品廠商的開(kāi)發(fā)壓力。ONFI 2.0標(biāo)準(zhǔn)誕生于2008年2月，2.0標(biāo)準(zhǔn)將帶寬速度提高到133MB/s以 滿足高速設(shè)備對(duì)閃存性能的需求， 在該版本中， 主要是通過(guò)兩項(xiàng)技術(shù)來(lái)提高傳輸速度。第一項(xiàng)就是在 DRA頒域里常用的DDR(Double Data Rate,雙倍數(shù)據(jù)率) 信號(hào)技術(shù)。 第二項(xiàng)是使用源同步時(shí)鐘來(lái)精確控制鎖存信號(hào)， 使其能夠達(dá)到更高的 工作頻率。ONFI 2.1標(biāo)準(zhǔn)于2009年1月發(fā)布，帶寬提升到166MB/s和200MB/s (工作 模式不同速度不同)，8KBpage數(shù)據(jù)傳輸延時(shí)降低，改良電源管理降低寫入操作 能耗，力口強(qiáng) ECCU錯(cuò)能力，新增 “ Small Data Mo

11、ves 與 “Change RowAddress” 指令。ONFI 2.2發(fā)表于2009年10月，增加了 LUN (邏輯單元號(hào))重置、增強(qiáng)頁(yè)編 程寄存器的消除和新的ICC測(cè)量和規(guī)范。LUN重置和頁(yè)編程寄存器清除提升了擁 有多個(gè)NAN吶存芯片設(shè)備白處理效率，ICC規(guī)范則簡(jiǎn)化了下游廠家的測(cè)試程序。ONFI 2.3 在 2010年 8 月的閃存峰會(huì)上發(fā)布，在 2.2 標(biāo)準(zhǔn)的基礎(chǔ)上加入了EZ-NANg議。EZ-NAN電 Error Zero NAND勺簡(jiǎn)寫，這一協(xié)議將 NANEM存的糾 錯(cuò)碼管理由主控芯片中轉(zhuǎn)移到閃存自身，以減輕主控芯片負(fù)擔(dān)。ONFI 3.0在2011年3月發(fā)布，接口帶寬提升到400M

12、B/S,需求的針腳數(shù)更 少讓PCB走線更加方便，從目前披露的資料來(lái)看，ONFI 3.0采用更短的信道、更寬的信號(hào)間距，并加入片內(nèi)終止技術(shù)，使其傳輸帶寬能夠達(dá)到400MB/S。2.2.2 引腳分配ONFI 2.0 引腳分配（ 1） 8-bit data acceSS 圖（ 2） 16-bit data acceSS 圖 2.2.3 信號(hào)描述 表 表 2.2.4 存儲(chǔ)結(jié)構(gòu)圖 memory 結(jié)構(gòu)的例子。該例中，有兩個(gè)邏輯單元，每個(gè)邏輯單元有兩層（plane-NAND 中存儲(chǔ)陣列，每個(gè)陣列包含若干個(gè)Block） 。一個(gè) device 包含一個(gè)或多個(gè)對(duì)象（target） 。 一個(gè)對(duì)象由一個(gè)CE_n 信號(hào)

13、控制。一個(gè)對(duì)象位于一個(gè)或多個(gè)邏輯單元內(nèi) （LUN-Logical Unit） 。一個(gè)邏輯單元（LUN）是可獨(dú)立執(zhí)行命令并報(bào)告狀態(tài)的最小單元。特別是，獨(dú)立的 LUN 可以并行運(yùn)行任意的命令序列。 例如， 允許在 LUN 0 上開(kāi)始一個(gè)Page編程操作，然后在該操作完成前，可以在LUN 1 上開(kāi)始執(zhí)行一個(gè)讀命令。一個(gè) block 是 LUN 的閃存陣列中可擦除的最小數(shù)據(jù)單元。 LUN 中 block 的數(shù)量沒(méi)有明確的限制。一個(gè)block 包含若干個(gè)pageS 。一個(gè) page 是執(zhí)行讀和編程操作的最小可編址單元。 一個(gè) page 由若干個(gè)字 節(jié)或字組成。 每個(gè) page 中用戶數(shù)據(jù)字節(jié)的數(shù)量， 不

14、含括備用數(shù)據(jù)區(qū) （Spare data area） ，應(yīng)該是 2 的次冪。每個(gè)block 的 page 數(shù)量應(yīng)該是32 的整數(shù)倍。每個(gè) LUN 應(yīng)該至少有一個(gè)page 寄存器。 Page 寄存器在數(shù)據(jù)被轉(zhuǎn)移到閃存陣列的一個(gè)page 之前， 或數(shù)據(jù)被從閃存陣列的一個(gè)page 轉(zhuǎn)移出來(lái)之后， 用來(lái)零時(shí)存放數(shù)據(jù)。Page 寄存器中的字節(jié)或字的位置被稱為列。對(duì)這種結(jié)構(gòu)，由兩種機(jī)制可以達(dá)到并行操作的目的。同一時(shí)間可以有多個(gè)命令發(fā)送到不同的LUNs。為了在一個(gè)LUN中達(dá)到更進(jìn)一步的并行操作，可以使用多層 (multi-plane) 操作來(lái)執(zhí)行并行的額外dependent 操作。圖2.2.5 尋址有兩種地址

15、類型： 列地址和行地址。 列地址用來(lái)訪問(wèn)一個(gè)page 中的字節(jié)或字。行地址用于尋址page, block 或 LUN。當(dāng)列地址和行地址都被請(qǐng)求時(shí)，列地址始終首先在一個(gè)或多個(gè)8 位地址周期中被發(fā)送，行地址在接下來(lái)的一個(gè)或多個(gè)8 位地址周期中被發(fā)送。一些功能可能只需要行地址，像塊擦除(Block Erase) ，這種情況下不用發(fā)送列地址。對(duì)于列尋址和行尋址，第一個(gè)地址周期總是包含最低地址位，而最后一個(gè)地址周期總是包含最高地址位。 如果行地址和列地址的最高位沒(méi)有用， 則要求最高 位清除為 0 。行地址的結(jié)構(gòu)如圖，最低地址位在右，而最高地址位在左。圖多層地 址包含圖 block 地址的最低位。當(dāng)在LU

16、N 上執(zhí)行一個(gè)多層命令序列時(shí)，以下規(guī)則應(yīng)適用于多層地址： 圖 Plane 地址位置 1、 層地址位 (plane address bit(s) 應(yīng)區(qū)別于多層命令序列中的其他任何多層操作。、 Page 地址應(yīng)該和多層命令序列中的其他任何多層操作相同2.3 Toggle DDR 接口標(biāo)準(zhǔn)NAN明存市場(chǎng)的主要占用者三星和東芝在2010年推出了它們的ToggleDDR1.0標(biāo)準(zhǔn)，Toggle DDRNAN東用雙向DQS言號(hào)控制讀寫操作，信號(hào)的上升與 下降沿都可以進(jìn)行資料的傳輸，能使傳輸速度翻倍，接口帶寬為133MB/S,而且沒(méi)有內(nèi)置同步時(shí)鐘發(fā)生器(即NAND3S是異步設(shè)計(jì))，因此其功耗會(huì)比同步NAND

17、更低。2010年8月， 最新的 Toggle DDR2.0 接口標(biāo)準(zhǔn)發(fā)布， 傳輸帶寬上升到400MB/s。2.3.12.3.2 2.3.3 2.3.4 2.3.5 尚未找到更多資料三、芯片資料3.1 ONFI 接口鎂光256Gb NAND Flash芯片介紹芯片型號(hào)： MT29F32G08CBACA該芯片是一款典型的大容量 NAND Flash存儲(chǔ)顆粒，支持 Open NAND Flash Interface （ONFI） 2.1 的接口標(biāo)準(zhǔn)，采用 ONFI NAND Flash 的操作協(xié)議。該芯 片采用Multiple-level Cell （MLC技術(shù)，根據(jù)不同的容量，一個(gè)芯片內(nèi)部封 裝了

18、多個(gè) DIE（LUN） ，每個(gè)DIE 由兩個(gè) Plane 構(gòu)成，一個(gè)Plane 可以分成 2048個(gè)Block,每個(gè)Block由256頁(yè)組成，一個(gè)頁(yè)的大小為 8KB+448B勺組織結(jié)構(gòu)方 式。在性能方面，一個(gè)Page頁(yè)的讀延遲在50us左右，頁(yè)編程時(shí)間為900us,塊 擦除時(shí)間長(zhǎng)達(dá)3m&每個(gè)塊的標(biāo)稱才S除壽命達(dá)到5000次。一個(gè) NANDFlash 物理芯片可以由多個(gè)DIE （或者稱之為 LUN ）的單元構(gòu)成， 每個(gè) DIE 會(huì)有一套獨(dú)立的上述提及的控制信號(hào)線。 一個(gè) DIE 中會(huì)存在若干個(gè) Plane ， 每個(gè) Plane 有許多 Block 單元組成， 一個(gè) Block 單元是一個(gè)

19、最小的擦除單位， 并且有數(shù)量較多的 Page 頁(yè)構(gòu)成， 每次寫的最小單元就是一個(gè)Page頁(yè)。 對(duì)于容量較小的芯片， 芯片廠商只會(huì)封裝一個(gè)DIE ， 每個(gè) DIE 的內(nèi)部結(jié)構(gòu)如圖 3.1-1 所示：圖 3.1-1 芯片 MT29F32G08CBACA部結(jié)構(gòu)對(duì)于鎂光 512Gb 芯片，一個(gè)DIE 內(nèi)部集成了兩個(gè)Plane ，通過(guò)一套控制信號(hào)線和寄存器控制內(nèi)部的兩個(gè)Plane 同時(shí)并發(fā)工作。 值得一提的是， 多個(gè) DIE（ LUN ） 可能會(huì)共享一套控制信號(hào)線， 因此， 在物理上多個(gè)DIE 會(huì)被封裝成一個(gè) Target 。需要注意的是，同一個(gè)Target 內(nèi)部的 DIE 雖然共享了物理信號(hào)線，但是寄

20、存器都是相互獨(dú)立的。因此，從結(jié)構(gòu)上來(lái)看，一個(gè)NANDFlash 的內(nèi)部架構(gòu)可以只由一個(gè)DIE （ LUN ）構(gòu)成，如圖 3.1-2 所示：圖 3.1-2 NAND Flash 內(nèi)部架構(gòu)也可以在一個(gè)芯片中集成多個(gè)DIE （ LUN ） ，每個(gè) DIE 擁有一套獨(dú)立的物理信號(hào)線，如圖 3.1-3 所示：圖 3.1-3 每個(gè) DIE 擁有一套獨(dú)立的物理信號(hào)線在高密的封裝中，沒(méi)有那么多的物理信號(hào)線，那么同一個(gè)Target 中會(huì)集成多個(gè) DIE （ LUN ） ，如果圖3.1-4 所示：圖 3.1-4 同一個(gè) Target 中集成多個(gè)DIE無(wú)論如何去封裝，每個(gè)DIE （ LUN ）中的基本結(jié)構(gòu)是相同的。

21、NAND Flash 中一個(gè) DIE （ LUN ）中的存儲(chǔ)單元通常由多個(gè)Plane 構(gòu)成，其結(jié)構(gòu)如下：圖 3.1-5 NAND Flash 中單個(gè) DIE 中的存儲(chǔ)結(jié)構(gòu)圖 3.1-5 所示的一個(gè)Page 頁(yè)大小為 8KB ，考慮到 spare area 的 448 字節(jié)空間， 因此需要 14 位地址訪問(wèn)一個(gè)page 頁(yè)， 即地址信號(hào)的最低14 位為頁(yè)內(nèi)地址。一個(gè)block 塊內(nèi)部有 256 個(gè) page 頁(yè)，需要 8 位地址（ Pageaddress ， PA ） 信息去訪問(wèn)一個(gè)block 塊內(nèi)部的不同 page 頁(yè)。 一個(gè) Plane 內(nèi)部存在 2048 個(gè) block 塊，需要 11 位（ Block address ， BA ）去訪問(wèn)一個(gè)Plane 中的不同 block 塊。一個(gè)