FPGA中的PLL鎖相環(huán)_第1頁
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文檔簡介

1、Cyclone系列FPGA具有鎖相環(huán)（PLL）和全局時鐘網(wǎng)絡(luò)，PLL具有時鐘的倍頻、分頻、相位偏移、可編程占空比和外部時鐘輸出。每一個Cyclone的FPGA包括多達(dá)兩個的PLL，如下表所示：下面用實例的方式說明PLL的用法；通常的接口如下表，作用實驗要求：（1）開發(fā)板的頻率為50Mhz。將其倍頻為100Mhz，和200Mhz，并且仿真運行。（2）將倍頻后頻率輸出在開發(fā)板上LED上觀察兩個燈實驗步驟：（1）建立一個工程，工程名為PLL_prj;（2 ） 新建一個verilog文件，開始代碼的編寫；module PLL_prj(clk, rst_n, clkc0, clkc1;input clk

2、; /時鐘輸入(50Minput rst_n; /復(fù)位wire clkc0; /100Mwire clkc1; / 200Mwire locked; /檢測是否有效endmodule（3）在軟件中設(shè)置鎖相環(huán)之后就會彈出來如下圖所示頁面上邊有5個選項卡（不同版本可能有點差別）第一個里面如下創(chuàng)建上面說到復(fù)位和檢測第二頁默認(rèn)就可以了第三頁不同的器件能夠建立輸出個數(shù)也不一樣這里我們用前倆個一些文件的輸出配置完成之后到這個時候就已經(jīng)在軟件中配置好了PLL接下來就是列化了打開文件復(fù)制里面的代碼到剛開始建立的.v文件中修改補充完全代碼如下：module PLL_prj(clk,rst_n,led0,led1

3、;input clk; /50Minput rst_n; /restoutput led0;output led1;wire clkc0; /100Mwire clkc1; /200Mwire locked;PLL_ctrl PLL_ctrl_inst (.areset ( !rst_n ,.inclk0 ( clk,.c0 ( clkc0,.c1 ( clkc1 ,.locked ( locked ;reg23:0 cnt0;reg24:0 cnt1;always (posedge clkc0 or negedge rst_nif(!rst_n cnt0<=24'd0;else cnt0<=cnt0+1'b1;assign led0=cnt023always (posedge clkc1 or negedge rst_nif(!rst_n cnt1<=24'd0;else cnt1&l

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