電子工程設(shè)計(jì)-集成電路及單片機(jī)應(yīng)用-劉瑩-1115103032

1、電子工程設(shè)計(jì)集成電路及單片機(jī)應(yīng)用課程報(bào)告正弦信號發(fā)生器系統(tǒng)設(shè)計(jì)、軟硬件調(diào)試、AM模塊姓 名：劉瑩班 級：11電子A學(xué) 號：1115103032任課教師：邱應(yīng)強(qiáng)目錄第一章緒論31.1 引言31.2 設(shè)計(jì)任務(wù)和要求31.2.1基本要求31.2.2 發(fā)揮部分4第二章正弦信號發(fā)生器整體設(shè)計(jì)方案42.1 概述42.2 方案比較與選擇42.2.1 方案比較42.2.2 方案確定52.3 設(shè)計(jì)原理52.3.1 FPGA及其集成開發(fā)環(huán)境簡介52.3.2 DDS原理62.3.3 AM原理72.3.4 FM原理82.3.5 PSK和ASK原理92.4 總體設(shè)計(jì)框圖10第三章正弦發(fā)生器各模塊設(shè)計(jì)和仿真103.1 頻

2、率控制字發(fā)生器103.1.1 頻率控制字發(fā)生器設(shè)計(jì)原理103.1.2 頻率控制字發(fā)生器波形仿真133.2 相位累加器133.2.1 相位累加器設(shè)計(jì)原理133.2.2 相位累加器波形仿真133.3 FM調(diào)制模塊133.3.1 FM調(diào)制設(shè)計(jì)原理133.3.2 FM調(diào)制波形仿真153.4 ASK、PSK調(diào)制模塊153.4.1 ASK、PSK調(diào)制模塊設(shè)計(jì)原理153.4.2 ASK、PSK調(diào)制模塊波形仿真163.5 AM調(diào)制模塊173.5.1 AM調(diào)制模塊設(shè)計(jì)原理173.5.2 AM調(diào)制模塊波形仿真183.6 ROM模塊183.6.1 ROM設(shè)計(jì)原理183.6.2 ROM模塊波形仿真193.7 顯示模塊

3、19第四章正弦發(fā)生器硬件系統(tǒng)設(shè)計(jì)204.1 頂層設(shè)計(jì)204.2 系統(tǒng)波形仿真214.3 引腳配置214.4 硬件驗(yàn)證圖23結(jié)論25參考文獻(xiàn)25附錄26附錄1、 源代碼26第一章 緒論1.1 引言在現(xiàn)代電子測量技術(shù)的研究及應(yīng)用領(lǐng)域中，常常需要高精度且頻率可調(diào)的信號源。而隨著大規(guī)?？删幊踢壿嬈骷﨔PGA的發(fā)展日漸成熟，為這類信號發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)提供了理論依據(jù)與技術(shù)支持。本設(shè)計(jì)采用ALTERA公司的Cyclone系列FPGA為數(shù)字平臺，利用VHDL語言在FPGA中設(shè)計(jì)出了產(chǎn)生正弦信號的DDS器件。整個(gè)系統(tǒng)可以實(shí)現(xiàn)IHz10MHz的正弦信號輸出、其最小步進(jìn)頻率達(dá)到1Hz；并能實(shí)現(xiàn)調(diào)幅、調(diào)頻、二進(jìn)制P

4、SK、二進(jìn)制ASK調(diào)制等功能。信號發(fā)生器從上世紀(jì)20年代誕生發(fā)展到如今，從技術(shù)上看，先后經(jīng)歷了模擬式信號發(fā)生器數(shù)字式信號發(fā)生器虛擬信號發(fā)生器三個(gè)發(fā)展階段。從40年到60年代期間，信號發(fā)生器主要采用以電子管工藝為基礎(chǔ)的模擬電路構(gòu)成。到了60年代中期，隨著晶體管工藝的出現(xiàn)、大規(guī)模和超大規(guī)模集成電路的應(yīng)用，使信號發(fā)生器得到了一定的發(fā)展，其信號的輸出精度得到一定提高。到了70年代微處理器出現(xiàn)以后，采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。到了80年代后，隨著DDS(直接數(shù)字頻率合成)技術(shù)逐步發(fā)展成熟以及其專用DDS芯片(如AD公司的：AD9850、AD9851、AD9852、AD985

5、4、AD9858等)的面世，使得數(shù)字信號發(fā)生器得到迅速的發(fā)展。運(yùn)用微處理器和專用DDS芯片設(shè)計(jì)出的信號發(fā)生器在這一時(shí)期得到廣泛應(yīng)用。這類信號發(fā)生器不僅能產(chǎn)生傳統(tǒng)函數(shù)信號發(fā)生器能產(chǎn)生的正弦波、方波、三角波、鋸齒波等，還能產(chǎn)生任意編輯的波形。進(jìn)入90年代，隨著現(xiàn)場可編程門陣列(FPGA)技術(shù)的迅速發(fā)展和廣泛應(yīng)用以及硬件描述語言的標(biāo)準(zhǔn)化進(jìn)一步確立，極大的促進(jìn)了數(shù)字化技術(shù)在電子測量儀器中的應(yīng)用，使原有的模擬信號處理逐步被數(shù)字信號處理所代替，從而擴(kuò)充了儀器信號處理能力。為數(shù)字信號發(fā)生器的實(shí)現(xiàn)提供了更簡捷的實(shí)現(xiàn)方式。如今，隨著百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以字化技術(shù)在電子測量儀器中的應(yīng)用，使

6、原有的模擬信號處理逐步被數(shù)字信號處理所代替，從而擴(kuò)充了儀器信號處理能力。如今，隨著百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，在一片F(xiàn)PGA上實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)已成為可能。本設(shè)計(jì)結(jié)合了EDA技術(shù)和直接數(shù)字頻率合成（DDS）技術(shù)。EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，是以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動化的設(shè)計(jì)技術(shù)。DDS技術(shù)則是最為先進(jìn)的頻率合成技術(shù)，具有頻率分辨率高、頻率切換速度快、相位連續(xù)、輸出相位噪聲低等諸多優(yōu)點(diǎn)。1.2 設(shè)計(jì)任務(wù)和要求1.2.1 基本要求1) 正弦波輸出頻率范圍：1kHz10MHz；2) 具有頻率設(shè)置功能，頻率步進(jìn)：100Hz；3) 輸出信號頻率穩(wěn)定度：優(yōu)于1

7、0-4；4) 輸出電壓幅度：在負(fù)載電阻上的電壓峰-峰值Vopp1V；5) 失真度：用示波器觀察時(shí)無明顯失真。1.2.2 發(fā)揮部分在完成基本要求任務(wù)的基礎(chǔ)上，增加如下功能：1) 增加輸出電壓幅度：在頻率范圍內(nèi)負(fù)載電阻上正弦信號輸出電壓的峰-峰值Vopp=6V1V；2) 產(chǎn)生模擬幅度調(diào)制(AM)信號：在1MHz10MHz范圍內(nèi)調(diào)制度ma可在10%100%之間程控調(diào)節(jié)，步進(jìn)量10%，正弦調(diào)制信號頻率為1kHz，調(diào)制信號自行產(chǎn)生；3) 產(chǎn)生模擬頻率調(diào)制(FM)信號：在100kHz10MHz頻率范圍內(nèi)產(chǎn)生10kHz最大頻偏，且最大頻偏可分為5kHz/10kHz二級程控調(diào)節(jié)，正弦調(diào)制信號頻率為1kHz，調(diào)

8、制信號自行產(chǎn)生；4) 產(chǎn)生二進(jìn)制PSK、ASK信號：在100kHz固定頻率載波進(jìn)行二進(jìn)制鍵控，二進(jìn)制基帶序列碼速率固定為10kbps，二進(jìn)制基帶序列信號自行產(chǎn)生；5) 其他。第二章 正弦信號發(fā)生器整體設(shè)計(jì)方案2.1 概述隨著直接數(shù)字頻率合成(DDS)技術(shù)和現(xiàn)場可編程門陣列(FPGA)技術(shù)的迅速發(fā)展和廣泛應(yīng)用，極大地促進(jìn)了數(shù)字化技術(shù)在電子測量儀器中的應(yīng)用，使原有的模擬信號處理逐步被數(shù)字信號處理所代替，從而擴(kuò)充了儀器信號處理能力。為數(shù)字信號發(fā)生器的實(shí)現(xiàn)提供了更簡捷的實(shí)現(xiàn)方式。2.2 方案比較與選擇2.2.1 方案比較【方案一】 采用分立元件模擬直接合成法。這種方法轉(zhuǎn)換速度快，頻率分辨率高，但其轉(zhuǎn)換

9、量程靠手動來實(shí)現(xiàn)，不僅體積大難以集成，而且可靠性和準(zhǔn)確度很難進(jìn)一步提高?！痉桨付?采用MAX038芯片來產(chǎn)生正弦波信號。該集成塊的輸出波形種類多，頻率覆蓋范圍廣。它采用的是RC充放電振蕩結(jié)構(gòu)。第一，由于模擬器件元件分散性太大，外接的電阻、電容對參數(shù)的影響很大，因而產(chǎn)生的頻率穩(wěn)定度差，只能達(dá)到。第二，它的頻率控制是通過充放電流的大小來實(shí)現(xiàn)。因而要達(dá)到步進(jìn)100HZ，所需的電流變化量非常小，精度要求很高。所以采用MAX038芯片難以實(shí)現(xiàn)設(shè)計(jì)要求?！痉桨溉?采用鎖相環(huán)合成方法。采用該方案設(shè)計(jì)輸出信號的頻率可達(dá)到超高頻甚至微波段，且輸出信號頻譜純度較高。由于鎖相環(huán)技術(shù)是一個(gè)不間斷的負(fù)反饋控制過程，

10、所以該系統(tǒng)輸出的正弦信號頻率可以維持在一個(gè)穩(wěn)定狀態(tài)，頻率穩(wěn)定度高。但由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達(dá)到穩(wěn)定的時(shí)間也比較長。所以鎖相環(huán)頻率合成器要想同時(shí)得到較高的頻率分辨率和轉(zhuǎn)換率非常困難，頻率轉(zhuǎn)換一般要幾毫秒的時(shí)間1，同時(shí)頻率間隔也不可能做得很小?！痉桨杆摹?采用直接數(shù)字合成器（DDS），可用硬件或軟件實(shí)現(xiàn)。即用累加器按頻率要求對相應(yīng)的相位增量進(jìn)行累加，再以累加相位值作為地址碼，取存放于ROM中的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換，濾波即得到所需波形。以EDA技術(shù)為基礎(chǔ)，用FPGA實(shí)現(xiàn)DDS模型的設(shè)計(jì)。電路的規(guī)模大小和總線寬度可以由設(shè)計(jì)者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入FPGA的R

11、OM中。同時(shí)外部控制邏輯單元也可在FPGA中實(shí)現(xiàn)。方法簡單，易于程控，便于集成。用該方法設(shè)計(jì)產(chǎn)生的信號頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。2.2.2 方案確定分析以上四種方案，顯然第四種方案具有更大的優(yōu)越性、靈活性。所以采用方案四進(jìn)行設(shè)計(jì)。2.3 設(shè)計(jì)原理2.3.1 FPGA及其集成開發(fā)環(huán)境簡介Altera公司在推出各個(gè)系列的FPGA芯片的同時(shí)也提供了相應(yīng)的開發(fā)軟件。在這些軟件平臺上我們可以按照我們的需要進(jìn)行電路設(shè)計(jì)。Quartus I I是Altera提供的FPGACPLD開發(fā)集成環(huán)境：所謂集成開發(fā)環(huán)境就是把許多種開發(fā)工具集成在一個(gè)軟件系統(tǒng)中。Quartus II集成了從電路設(shè)

12、計(jì)到綜合，適配最后形成下載文件以及在線配置FPGA這些電路設(shè)計(jì)實(shí)現(xiàn)過程中所需的所有工具，并且還可以對設(shè)計(jì)的電路進(jìn)行功能仿真，對適配以后最終形成的電路 進(jìn)行時(shí)序仿真。也就是說只要有了這個(gè)集成開發(fā)環(huán)境就可以完成如圖21所示的FPGA開發(fā)過程中的所有工作。圖2-1 FPGA開發(fā)流程 此外為了方便設(shè)計(jì)，Quartus II還提供了一些常用電路和模塊，如計(jì)數(shù)器、存儲器、加法器、乘法器、DSP模塊、LPM模塊等，用戶在開發(fā)過程中只需要直接調(diào)用這些模塊，并為其設(shè)定適當(dāng)?shù)膮?shù)，就能滿足自己的設(shè)計(jì)需要。電路設(shè)計(jì)可以單用語言，單用原理圖或者原理圖和語言混合使用?？紤]到原理圖設(shè)計(jì)比較直觀明了，而語言是在行為級對電路

13、進(jìn)行描述。一些很復(fù)雜的電路結(jié)構(gòu)往往可以用很簡單的語言描述出來。因此原理圖和語言混合使用是比較常用的方法。當(dāng)完成了電路設(shè)計(jì)以后，Quartus 1172提供了一系列工具完成了從編譯到綜合到分區(qū)適配，直至形成下載文件的工具，用戶只需進(jìn)行一次編譯工作就能獲得下載文件。而且在完成編譯適配以后，Quartus II 72提供了時(shí)序仿真的功能：能夠根據(jù)實(shí)際形成的電路提供詳細(xì)的仿真結(jié)果，使用戶在下載前就可以驗(yàn)證設(shè)計(jì)的正確性。2.3.2 DDS原理DDS即Direct Digital Synthesizer，中文名稱是直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且

14、在改變時(shí)能保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。圖2-2 DDS的基本原理圖對于正弦信號發(fā)生器，它的輸出可以用下式來描述： (2-1)其中，是指該信號發(fā)生器的輸出信號波形，A是幅值，指輸出信號對應(yīng)的頻率。上式中的表述對于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理，用基準(zhǔn)時(shí)鐘clk進(jìn)行抽樣，如圖2-3所示：圖2-3 正弦信號采樣圖相位累加器的結(jié)構(gòu)如圖2-4所示圖2-4 相位累加器結(jié)構(gòu)圖利用反饋累加，對相位進(jìn)行累加，從而實(shí)現(xiàn)對ROM存儲波形的順序讀取。相位累加器是DDS的核心部分，它由一個(gè)N位的加法器和N位的寄存器構(gòu)成，通過把上一個(gè)時(shí)鐘的累加結(jié)果反饋回加法器的輸

15、入端實(shí)現(xiàn)累加功能。這里的N是相位累加器的字長，K叫做頻率控制字。每經(jīng)過一個(gè)時(shí)鐘周期，相位累加器的值遞增K。根據(jù) DDS的基本結(jié)構(gòu)，可以推出以下一些結(jié)論:頻率控制字K唯一地確定一個(gè)單頻模擬余弦信號的頻率， （2-2）當(dāng)K =1的時(shí)候DDS輸出最低頻率為，= （2-3）這就是DDS的頻率分辨率，所以，當(dāng)N不斷增加的時(shí)候DDS的頻率分辨率可以不斷的提高。D/A轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。也就是說D/A轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于。一般來說，由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定

16、的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實(shí)際應(yīng)用當(dāng)中DDS的輸出頻率不能超過0.4。實(shí)際上，DDS還可以產(chǎn)生任意頻率的正弦信號發(fā)生器，可用來作任意波形發(fā)生器，只要改變ROM查找表中的數(shù)據(jù)就可以實(shí)現(xiàn)。由于DAC0832的電流建立時(shí)間是1s ，因此輸出波形的最高頻率受下式限制: 2.3.3 AM原理在線性調(diào)制系列中，最先應(yīng)用的一種幅度調(diào)制是全調(diào)幅或常規(guī)調(diào)幅，簡稱為調(diào)幅（AM）。不但在頻域中已調(diào)波頻譜是基帶調(diào)制信號頻譜的線性位移，而且在時(shí)域中，已調(diào)波包絡(luò)與調(diào)制信號波形呈線性關(guān)系。 設(shè)調(diào)制信號為 （2-4）載波信號為 （2-5）根據(jù)調(diào)幅波的振幅與調(diào)制信號成正比，所以可得調(diào)幅波的表達(dá)式為 4

17、 （2-6）調(diào)幅系數(shù)為 （2-7）在這里的正弦波的變化范圍都是從到，如圖2-5(a)所示。但是實(shí)際制作時(shí)的正弦波需要由前面講過的正弦波發(fā)生器來產(chǎn)生，它的變化范圍是0到（n為ROM中存儲的數(shù)據(jù)的位數(shù)），如圖2-5(b)所示。令，則可得到圖2-5 兩種正弦波 （2-8）于是調(diào)幅波的表達(dá)式可以表示為 （2-9）由于輸出信號不能小于零，所以還要在上疊加一個(gè)大小為的一個(gè)直流分量。同時(shí)令=1，則可得 （2-10）其中，是調(diào)制信號， 是載波信號，兩路信號都必須由兩個(gè)完全獨(dú)立的電路產(chǎn)生。2.3.4 FM原理FM信號即頻率調(diào)制信號，它的特點(diǎn)是載波的頻率會隨調(diào)制信號的幅度變化而發(fā)生相應(yīng)的偏移。設(shè)調(diào)制信號為 （2-

18、11）載波信號為 （2-12）則調(diào)頻信號可以表示為 （2-13）但是實(shí)際上這樣做起來會十分地復(fù)雜。根據(jù)前面的正弦波發(fā)生原理，輸出正弦波的頻率是由頻率控制字來決定，而且輸出頻率是隨頻率控制字的變化做線性變化。所以將調(diào)制信號直接作用于頻率控制字就可以輸出調(diào)頻信號。設(shè)在沒有調(diào)制信號的時(shí)候頻率控制字為，當(dāng)輸入調(diào)制信號后就可得到 （2-14）在實(shí)際的正弦波發(fā)生器中產(chǎn)生的正弦波的變化范圍是0到（n為ROM中存儲的數(shù)據(jù)的位數(shù)）,所以可得到 （2-15）其中調(diào)制信號必須由另外的獨(dú)立的電路來產(chǎn)生。2.3.5 PSK和ASK原理 PSK、ASK是數(shù)字通信領(lǐng)域常用的調(diào)制方式。二進(jìn)制PSK就是把二進(jìn)制基帶信號調(diào)制成帶

19、通的相位隨基帶信號變換的正弦信號。二相相移鍵控2PSK如下圖2-6所示圖2-6 二相相移鍵控2PSK由上圖可知，當(dāng)基帶信號是0的時(shí)候帶通的正弦信號是0度相位，當(dāng)基帶信號是1的時(shí)候帶通的正弦信號是180度相位，這就是二進(jìn)制的PSK。幅移鍵控(ASK)如下：圖2-7 幅移鍵控由上圖可知，當(dāng)基帶信號是0的時(shí)候存在帶通的正弦信號，當(dāng)基帶信號是1的時(shí)候無帶通的正弦信號，這就是二進(jìn)制的ASK。2.4 總體設(shè)計(jì)框圖第三章 正弦發(fā)生器各模塊設(shè)計(jì)和仿真3.1 頻率控制字發(fā)生器3.1.1 頻率控制字發(fā)生器設(shè)計(jì)原理頻率控制字K唯一地確定一個(gè)單頻模擬余弦信號的頻率， （2.1）這里的N是相位累加器的字長，K叫做頻率控

20、制字。每經(jīng)過一個(gè)時(shí)鐘周期，相位累加器的值遞增K。對于頻率的步進(jìn)來說，f0+f1=(k0+k1)*fc/2N，所以只要求出相應(yīng)的頻率控制字，對其進(jìn)行累加，即可實(shí)現(xiàn)頻率的合成。本設(shè)計(jì)中采用50M時(shí)鐘頻率，N=24時(shí)，則f(min)=2.98Hz，f(max)=fc*0.4=20M，滿足設(shè)計(jì)要求。當(dāng)f=100Hz時(shí)，k=34，所以當(dāng)f=1000Hz時(shí)，k=340，依次累推。圖3-1 頻率控制字發(fā)生器結(jié)構(gòu)圖開始輸入步進(jìn)模式選擇時(shí)鐘上升沿Q值加1 結(jié)束Y 開始步進(jìn)模式輸入0步進(jìn)100HzADD=1SUB=1K680結(jié)束KOUT=K圖3-2 步進(jìn)模式選擇流程圖 圖3-3（a） 頻率控制字加減流程圖開始步進(jìn)

21、模式輸入1步進(jìn)1KHzADD=1SUB=1K374結(jié)束KOUT=K開始步進(jìn)模式輸入2步進(jìn)10KHzADD=1SUB=1K3740結(jié)束KOUT=K圖3-3（b） 頻率控制字加減流程圖 圖3-3（c） 頻率控制字加減流程圖 開始步進(jìn)模式輸入3步進(jìn)100KHzADD=1SUB=1K374040結(jié)束KOUT=K開始步進(jìn)模式輸入4步進(jìn)1MHzADD=1SUB=1K340340結(jié)束KOUT=K圖3-3（d） 頻率控制字加減流程圖 圖3-3（e） 頻率控制字加減流程圖3.1.2 頻率控制字發(fā)生器波形仿真圖3-4 頻率控制字發(fā)生器波形仿真圖3.2 相位累加器3.2.1 相位累加器設(shè)計(jì)原理圖3-5 相位累加器結(jié)

22、構(gòu)圖相位累加器采用24位累加器，其輸出為0一(2的24次方)，作為正弦查詢表的地址輸入端。由于我們選擇的DAC的位數(shù)為8位，這樣RAM波形的字長也應(yīng)為8位，因而將24位累加器高8位輸出作為波形RAM的地址輸入。這樣在LPM_ROM正弦表中存放一個(gè)周期的正弦波內(nèi)的256個(gè)點(diǎn)采樣數(shù)據(jù)，輸出為一正弦波。3.2.2 相位累加器波形仿真圖3-6 相位累加器波形仿真圖3.3 FM調(diào)制模塊3.3.1 FM調(diào)制設(shè)計(jì)原理所謂頻率調(diào)制就是載波信號的瞬時(shí)頻率偏移隨調(diào)制信號線性變化。圖3-7 FM調(diào)制結(jié)構(gòu)圖圖3-8 FM調(diào)制工作原理圖圖3-9 FM調(diào)制結(jié)構(gòu)框圖FTWl為載頻頻率控制字，F(xiàn)TW2為調(diào)制頻率頻率控制字，F(xiàn)

23、TWl由輸入載頻計(jì)算得出。當(dāng)最大頻偏為10K時(shí)。當(dāng)最大幅度為255，k=255*k，令f0=10khz，求出的k，得出的k再與載波相位相加即可實(shí)現(xiàn)FM調(diào)制3.3.2 FM調(diào)制波形仿真圖3-10 FM調(diào)制波形仿真圖3.4 ASK、PSK調(diào)制模塊3.4.1 ASK、PSK調(diào)制模塊設(shè)計(jì)原理圖3-11 ASK、PSK調(diào)制模塊結(jié)構(gòu)圖ASK調(diào)制時(shí)，當(dāng)信號為0時(shí)，令相位輸出為0，即可實(shí)現(xiàn)波形截?cái)?，?dāng)信號為1時(shí)，正常輸出。PSK調(diào)制時(shí)，當(dāng)信號為1時(shí)，相位正常輸出，當(dāng)信號為0時(shí)，令相位輸出+128，以此來實(shí)現(xiàn)波形相移。開始鍵入EN=1SK_EN=1key=1DOUT=Q1YYYkey=1Q1=ENTERQ1=E

24、NTER+128YQ1=0結(jié)束圖3-12 ASK、PSK調(diào)制模塊流程圖3.4.2 ASK、PSK調(diào)制模塊波形仿真ASK：圖3-13 ASK調(diào)制模塊波形仿真圖 如圖可得，當(dāng)Q=0時(shí)，波形截?cái)?。PSK：圖3-14 PSK調(diào)制模塊流程圖如圖可得，當(dāng)Q=0時(shí)，波形相移180度。3.5 AM調(diào)制模塊3.5.1 AM調(diào)制模塊設(shè)計(jì)原理圖3-15 AM調(diào)制模塊結(jié)構(gòu)圖圖3-16 AM調(diào)制模塊工作原理圖用調(diào)制信號去控制高頻振蕩器的幅度，使其幅度變化量隨調(diào)制信號成正比的變化，稱之為幅度調(diào)制。原理圖按模塊系統(tǒng)框圖設(shè)計(jì)，singt為載波，singt2為調(diào)制信號， VO模塊的作用為根據(jù)不同的調(diào)制指數(shù)輸出不同的調(diào)制幅度，Z

25、HUANHUA2模塊的功能為根據(jù)不同的調(diào)制幅度對輸出進(jìn)行相應(yīng)的有符號至無符號的轉(zhuǎn)化。8位圖3-17 AM調(diào)制模塊結(jié)構(gòu)框圖Vout=(Vo+Vm*cost)coswt Ma=Vm/Vo Vo=Vm/Ma 在FPGA中沒有正負(fù)號，所以在設(shè)計(jì)中，先按機(jī)器碼有無符號概念進(jìn)行有符號設(shè)計(jì)，最后再將有符號數(shù)據(jù)轉(zhuǎn)化成無符號設(shè)計(jì)。且因?yàn)樵贔PGA中不存在-1 1的余弦波，所以令cos wt 為正負(fù)的128的余弦波，得出的結(jié)果舍去八位，因?yàn)樽畲蠓禐?28，相當(dāng)于除2，所以得出的結(jié)果就乘以2恢復(fù)理論值。所以：DOUT=DOUT+(Vo+Vm) (Vo+Vm表示最低幅值)當(dāng)Ma=10%時(shí)，Vo=10Vm最大，所以2

26、(Vo+Vm)256，則Vm12。所以取Vm為11。當(dāng)Ma為不同的值時(shí)，Vo的值如下表所示： 表3-1 調(diào)制度對應(yīng)Vo表Ma(%)Vo1011020553037402850226018701680149012100113.5.2 AM調(diào)制模塊波形仿真圖3-18 AM調(diào)制模塊波形仿真圖3.6 ROM模塊3.6.1 ROM設(shè)計(jì)原理ROM模塊由調(diào)用LPM_ROM宏模塊生成。因?yàn)槭褂玫腄/A轉(zhuǎn)換器為8位，所以在ROM的設(shè)計(jì)中，數(shù)據(jù)為8位，則最大值為255，內(nèi)部數(shù)據(jù)數(shù)為256位，因?yàn)楸驹O(shè)計(jì)中N取24，取高8位輸出。圖3-19 ROM數(shù)據(jù)表圖3-20 ROM結(jié)構(gòu)圖3.6.2 ROM模塊波形仿真圖3-21

27、ROM模塊波形仿真3.7 顯示模塊圖3-22 顯示模塊結(jié)構(gòu)圖圖3-23 轉(zhuǎn)換模塊工作原理圖上半部分為十進(jìn)制計(jì)數(shù)，判定模塊為計(jì)數(shù)器，當(dāng)計(jì)數(shù)值等于16進(jìn)制頻率值時(shí)，產(chǎn)生脈沖信號，將上部分十進(jìn)制計(jì)數(shù)結(jié)果傳入后面的寄存模塊，再用D觸發(fā)器延時(shí)產(chǎn)生脈沖對上部分十進(jìn)制計(jì)數(shù)模塊進(jìn)行復(fù)位，為下次計(jì)數(shù)作準(zhǔn)備。K字轉(zhuǎn)換，16進(jìn)制轉(zhuǎn)換10進(jìn)制。K字轉(zhuǎn)換模塊（16進(jìn)制頻率值）：按34進(jìn)行累加，當(dāng)中間變量等于K時(shí)，則完成K字到16進(jìn)制頻率值的轉(zhuǎn)化，此時(shí)16進(jìn)制數(shù)表示有多少個(gè)100Hz。第四章 正弦發(fā)生器硬件系統(tǒng)設(shè)計(jì)4.1 頂層設(shè)計(jì)圖4-1 頂層設(shè)計(jì)原理圖4.2 系統(tǒng)波形仿真圖4-2 系統(tǒng)波形仿真圖4.3 引腳配置圖4-3

28、 實(shí)驗(yàn)電路結(jié)構(gòu)圖本設(shè)計(jì)依賴于GW48實(shí)驗(yàn)箱的模式5實(shí)現(xiàn)。在上圖結(jié)構(gòu)中，已有D/A轉(zhuǎn)換器，但受限于其性能，最高工作頻率只能達(dá)到200kHz左右。在該模式下，已外接有放大電路與低通濾波器，滿足擴(kuò)展要求1。元件名鍵8鍵7鍵6鍵5鍵4鍵3鍵2鍵1端口名STEP_MODSTD_CLKADDSUBRETEN_C1-2MAPIO76543210PIN2498743144143表4-1（a） 引腳配置表元件名DAC0832 8位輸入端端口名q1q2q3q4q5q6q7q8PIO2425262728293031PIN5253676970717273表4-1（b） 引腳配置表元件名數(shù)碼管5數(shù)碼管6端口名DOUT2

29、 0DOUT3 0DOUT3 1DOUT3 2DOUT3 3DOUT2 1DOUT2 2DOUT2 3PIO3236373839333435PIN7480818687757679表4-1（c） 引腳配置表元件名數(shù)碼管7數(shù)碼管8端口名DOUT4 0DOUT5 0DOUT5 1DOUT5 2DOUT5 3DOUT4 1DOUT4 2DOUT4 3PIO4044454647414243PIN929799100101939496表4-1（d） 引腳配置表圖4-4 引腳配置圖4.4 硬件驗(yàn)證圖正弦信號圖4-5正弦信號（k=1kHz） 圖4-6正弦信號(k=100kHz)AM調(diào)制信號：圖4-7 AM調(diào)制信

30、號(Ma=100%)圖4-8 AM調(diào)制信號(Ma=10%)FM調(diào)制信號：圖4-9 FM調(diào)制信號（10kHz最大頻偏）ASK調(diào)制信號：圖4-10 ASK調(diào)制信號PSK調(diào)制信號：圖4-11 PSK調(diào)制信號由圖可以看見如下兩種噪聲（1）量化噪聲對于合成正弦波來說，相位和幅度的量化值都是相應(yīng)的相位和幅度的近似值，為此存在量化誤差，簡稱為量化噪聲。（2）雜散噪聲包括相位累加器相位舍位誤差造成的雜散；幅度量化誤差由存儲器有限字長造成的雜散和DAC非理想特性造成的雜散。改進(jìn)方法盡管上述誤差是不可避免的，但是通過選取合適的頻率控制字 (K)、系統(tǒng)時(shí)鐘頻率(fclk)、累加器位數(shù)(N)和尋址位數(shù)(M)參數(shù)的值，

31、盡可能選取采樣頻率高的DA變換器和性能好的TT型濾波器網(wǎng)絡(luò)，便可以使輸出波形得到較好的改善，來滿足我們的設(shè)計(jì)要求。 設(shè)計(jì)指標(biāo)對于基本要求能夠基本全部達(dá)到，由于受實(shí)驗(yàn)箱限制，頻率范圍是1kHz200kHz，但補(bǔ)充實(shí)現(xiàn)1kHz10kHz100kHz1MHz步進(jìn)。載波頻率工作在可工作范圍，在可工作范圍內(nèi)可以實(shí)現(xiàn)調(diào)制度ma在10%100%之間的程控調(diào)節(jié)，正弦調(diào)制信號頻率為1kHz，調(diào)制信號自行產(chǎn)生。在可工作范圍內(nèi)產(chǎn)生10kHz最大頻偏，且最大頻偏可分為5kHz/10kHz二級程控調(diào)節(jié)，正弦調(diào)制信號頻率為1kHz，調(diào)制信號自行產(chǎn)生。結(jié)論本文從直接數(shù)字頻率合成（DDS）技術(shù)入手，詳細(xì)分析了其背景和發(fā)展現(xiàn)狀

32、，并說明了研究多功能信號發(fā)生器的現(xiàn)實(shí)意義。第二章對接數(shù)字頻率合成技術(shù)的原理做了十分詳盡的介紹，并針對DDS技術(shù)的各種優(yōu)點(diǎn)和缺點(diǎn)做了分析。以DDS為基礎(chǔ)，文中還結(jié)合到各種不同信號的特點(diǎn)，詳細(xì)地分析了多種信號發(fā)生原理，并提出了基于FPGA的實(shí)現(xiàn)方案。本次設(shè)計(jì)研究并實(shí)現(xiàn)一種基于FPGA的正弦信號發(fā)生器的設(shè)計(jì)，包括硬件和軟件設(shè)計(jì)兩部分。硬件采用模塊化設(shè)計(jì)思想，整個(gè)系統(tǒng)由三個(gè)部分構(gòu)成，即：FPGA、模擬電路(DA、功放等)。采用ALTERA公司的Cyclone系列FPGA為數(shù)字平臺，利用VHDL語言在FPGA中設(shè)計(jì)出了產(chǎn)生正弦信號的DDS器件。整個(gè)系統(tǒng)可以實(shí)現(xiàn)1Hz-一10MHz的正弦信號輸出、其最小步

33、進(jìn)頻率達(dá)到1Hz；并能實(shí)現(xiàn)調(diào)幅、調(diào)頻、二進(jìn)制PSK、二進(jìn)制ASK調(diào)制等功能。FPGA芯片在集成電路設(shè)計(jì)中的優(yōu)勢：體積小，集成度高，進(jìn)行系統(tǒng)功能設(shè)計(jì)時(shí)無需關(guān)注器件的實(shí)際結(jié)構(gòu)，易于調(diào)試及修改等。同時(shí)也驗(yàn)證了DDS技術(shù)的優(yōu)越性能：可以實(shí)現(xiàn)對輸出波形進(jìn)行頻率、幅度的精確調(diào)制；易于實(shí)現(xiàn)輸出信號頻率的快速改變；受客觀因素以及自己能力有限的原因，使得有些性能指標(biāo)還不夠理想，如：ASK、PSK信號；另外，此處理板存在一些硬件上的缺陷：如可以采用更高采樣速率DAC和有源晶振，便可以得到更高頻率的輸出；可以選用更高檔次的FPGA芯片來實(shí)現(xiàn)更多的功能。由于時(shí)間倉促和本人的知識水平所限，文中錯(cuò)誤和漏洞在所難免。還望老

34、師批評和指正。在實(shí)際過程中遇到了很多問題，我通過不斷的嘗試，查找資料，請教老師和同學(xué)，使問題得到了解決，但由于硬件實(shí)驗(yàn)箱的局限，只顯示了一部分部件的數(shù)據(jù)，我會再接再厲，學(xué)好這門課。參考文獻(xiàn)【1】張永瑞，劉振起，楊林耀，顧玉昆電子測量技術(shù)基礎(chǔ)【M】，西安：西安電子科技大學(xué)出版社，1994【2】殷?；贏RM7TDMI平臺下數(shù)字信號發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)【J】，東北大學(xué)碩士論文2006【3】潘松，黃繼業(yè)EDA技術(shù)與VHDL【M】，北京：清華大學(xué)出版社，2007【4】胡鴻豪，李世紅，蔡志端，李冰林基于單片機(jī)和DDS的信號發(fā)生器設(shè)計(jì)【J】，電子元器件應(yīng)用，2006【5】高吉祥全國大學(xué)生電子設(shè)計(jì)競賽培訓(xùn)系列

35、教程、基本技能訓(xùn)練與單元電路設(shè)計(jì)【M】，北京：電子工業(yè)出版社，2007P207-228【6】褚振勇，齊亮，田紅心，高楷娟FPGA設(shè)計(jì)與應(yīng)用【M】，西安：西安電子科技大學(xué)出版社， 2006【7】EPlCl2一WWWic37tompdf附錄附錄1、 源代碼步進(jìn)模式選擇模塊：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CHOOSE ISPORT(CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END;ARCHITECTURE B

36、EH OF CHOOSE ISSIGNAL Q1:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN Q14 THEN Q1=000; END IF;END IF;END PROCESS;Q=Q1;END;頻率控制字加減模塊：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY STEP ISPORT(ADD,SUB,CLK,RET:IN STD_LOGIC; MOSHI:IN STD_

37、LOGIC_VECTOR(2 DOWNTO 0); KOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END;ARCHITECTURE BEH OF STEP ISSIGNAL K:STD_LOGIC_VECTOR(23 DOWNTO 0);SIGNAL MOD1:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINMOD1=MOSHI;PROCESS(RET,CLK,MOD1)BEGIN IF RET=1 THEN K IF ADD=1 THEN IF K3399966 THEN K374 THEN K IF ADD=1 THEN IF K3399

38、660 THEN K680 THEN K IF ADD=1 THEN IF K3396600 THEN K3740 THEN K IF ADD=1 THEN IF K3366000 THEN K34340 THEN K IF ADD=1 THEN IF K3060000 THEN K340340 THEN KNULL; END CASE; END IF; END IF;END PROCESS;KOUT=K;END;相位累加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LEIJIA

39、 ISPORT(K:IN STD_LOGIC_VECTOR(23 DOWNTO 0); CLK,RET:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END;ARCHITECTURE BEH OF LEIJIA ISSIGNAL K1:STD_LOGIC_VECTOR(23 DOWNTO 0);BEGINPROCESS(CLK,RET)BEGINIF RET=1 THEN K10); ELSIF CLKEVENT AND CLK=1 THEN K1=K1+K;END IF;END PROCESS;DOUT=K1(23 DOWNTO 16

40、);END;顯示模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZHUANHUA ISPORT(CLK:IN STD_LOGIC; K:IN STD_LOGIC_VECTOR(23 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END;ARCHITECTURE BEH OF ZHUANHUA ISSIGNAL K1:STD_LOGIC_VECTOR(23 DOWNTO 0);SIGNAL K2:STD_LOGIC_VECTOR

41、(23 DOWNTO 0);SIGNAL K3:STD_LOGIC_VECTOR(23 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN IF K1K THEN K1=K1+34;K2=K2+1; ELSE K10);K3=K2;K20); END IF; END IF;END PROCESS;DOUT=K3;END;KFM模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY KFM ISPORT(EN:IN STD

42、_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END;ARCHITECTURE BEH OF KFM ISSIGNAL Q:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(EN)BEGIN IF EN=1 THEN Q=01101; ELSE Q=00110; END IF;END PROCESS;DOUT=Q;END;FMCHANGE模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FMCHANGE

43、 ISPORT(K:IN STD_LOGIC_VECTOR(23 DOWNTO 0); ADD:IN STD_LOGIC_VECTOR(12 DOWNTO 0); EN:IN STD_LOGIC; KOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END;ARCHITECTURE BEH OF FMCHANGE ISSIGNAL Q1,K1:STD_LOGIC_VECTOR(23 DOWNTO 0);BEGINQ1=00000000000&ADD;PROCESS(EN)BEGIN IF EN=1 THEN K1=K+Q1; ELSE K1=K; END IF;END PROCESS;KOUT=K1;END;VO模塊LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY VO ISPORT(CLOCK:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VEC