實驗四 D觸發(fā)器

1、 本科學生綜合性實驗報告學號 114090315 姓名 李開斌 學院 物電學院 專業(yè)、班級 11電子 實驗課程名稱 電子設計自動化（EDA實驗） 教師及職稱 羅永道 副教授 開課學期 2013 至 2014 學年 下 學期 填報時間 2014 年 5 月 23 日云南師范大學教務處編印實驗序號4實驗名稱D觸發(fā)器實驗時間2014年5月23日實驗室同析樓114一實驗預習1. 實驗目的:（1）掌握D觸發(fā)器的工作原理；(2)掌握VHDL編程語言的使用，學習基本時序元件的VHDL表達；2 實驗原理、實驗流程或裝置示意圖： 最簡單、最常用、最具代表性的時序元件時D觸發(fā)器，它是現(xiàn)代數(shù)字系統(tǒng)設計中最基本的底層

2、元件，甚至是ASIC設計的標準單元。JK和T等觸發(fā)器都可以由D觸發(fā)器構(gòu)建而來。D觸發(fā)器的描述包含了VHDL對時序電路的最基本和經(jīng)典的表達方式，同時也包含了VHDL許多最具特色的語言現(xiàn)象。具有邊沿觸發(fā)性能的D觸發(fā)器（圖1），只有當上升沿到來時，其輸入的Q的數(shù)值才會隨輸入口D的數(shù)據(jù)而改變，在這里我們稱之為更新。圖1 D觸發(fā)器凡在時鐘信號作用下邏輯功能符合表2-1特性表所規(guī)定的邏輯功能者叫做D觸發(fā)器。從特性表寫出D觸發(fā)器的特性方程為：Qn+1=D。 D觸發(fā)器的特性表在試驗中的VHDL代碼中，條件語句的判斷表達式“clkeventandclk=1”是用于檢測時鐘信號CLK的上升沿，即如果檢測到CLK的

3、上升沿，此表達式將輸出TRUE。因此這也可稱為邊沿敏感表達式。關(guān)鍵詞EVENT是信號屬性函數(shù)，也包含在IEEE庫的std_logic_1164程序包。用來獲得信號行為信息的函數(shù)稱之為信號屬性函數(shù)。VHDL通過通過以下表達式來測定某信號的跳變（變化）情況：EVENT短語“CLKEVENT”就是對CLK標示符的信號在當前的一個極小的時間段內(nèi)發(fā)生事件的情況進行檢測。所謂發(fā)生事件，就是CLK在其數(shù)據(jù)類型的取值范圍內(nèi)發(fā)生變化，從一種取值變到另一種取值（或電平方式）。如果CLK的數(shù)據(jù)類型定義為STD_LOGIC，則在時間段內(nèi)，CLK從其數(shù)據(jù)類型允許的9種值中的任何一個值向另一值跳變，如由0變成1、由1變成

4、0或由Z變成0，都認為發(fā)生了事件，于是次表達式將輸出一個布爾值TRUE，否則FALSE。3 實驗設備及材料 電腦一臺，QuartusII 實驗平臺，EDA實驗箱4 實驗方法步驟及注意事項1、啟動QuartusII5.1：在Windows操作系統(tǒng)下，單擊“開始”，選擇“程序”，再選擇“altera”選項下的“QuartusII5.1”命令。2、新建工程：在File菜單中選擇NewProjectWizard，彈出對話框如圖2-1所示在這個對話框中，第一行是需要你指定項目保存的路徑，支持含中文字符的路徑，第二行是需要你為這個項目取一個名稱，第三行是需要你為這個項目的頂層實體取個名稱，如實驗不需要使用

5、芯片，這三個設定好后，點擊“finish”。出現(xiàn)如下界面 3、在file中點擊new,建立VHDL file文件，如下圖 4、在本工程中輸入VHDL代碼。主要事項：實驗過程中認真分析實驗原理編寫代碼，防止書本、書包等物品與實驗設備接觸，以免造成不必要的麻煩。二實驗內(nèi)容1 實驗現(xiàn)象與結(jié)果1、 D觸發(fā)器VHDL語言程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY dff1 IS PORT ( CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE a OF dff1

6、ISSIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK =1 THEN Q1 = D ;END IF ;END PROCESS ; Q new，然后在Device Design Files,SoftwareFiles,Other Files 中選擇Other Files，然后選擇最下面一個“Vector Waveform File”，新建一個波形仿真文件，見下圖：新建完一個新的波形文件后，在左邊的空白處點擊右鍵，選擇“Insert Node or Bus”,或者點擊edit-Insert Node o

7、r Bus 。在點擊完Insert Node or Bus 后會出現(xiàn)一個對話框：點擊“Node Finder” 對話框中“Filter”為“濾除器”，“List”為“列出”，在濾除器選項中，可濾除掉自己不想要的一些信號，然后點擊“List”按鈕，就在“Node Found”下列出在這個程序中需要仿真的信號和總線，然后我們把這些有用的信號加入到“Selected Nodes”下，然后點擊OK，回到原先的界面，在點擊“OK”。下面為輸入信號加激勵信號，CLK為時鐘信號，那我們就給它一個時鐘激勵：點擊Edit-Value-Clock,出現(xiàn)一個對話框，在這個對話框中，我們可以設定這個時鐘激勵的周期（頻

8、率），相位，以及占空比等參數(shù)，設定后，點擊“OK”：然后保存，一般仿真的模塊取什么名字，仿真文件也取什么名字，以方便日后文件的管理和調(diào)用，我們以dff_logic.vwf名字保存。然后點擊Tool-Simulator Tool，見下圖：選擇時序仿真，點擊Start，開始仿真，結(jié)束后點擊“Report”。 至此，完成了程序的設計和仿真，可以把它生成一個模塊符號，以便在以后圖形文件中調(diào)用，點擊File-Create/Update-Create Symbol Files for Current File，見下圖：觀察分析波形：還可以進一步了解信號的延時情況。2 對實驗現(xiàn)象、實驗結(jié)果的分析及其結(jié)論 通過QuartusII軟件的順利編程，實現(xiàn)了D觸發(fā)器的VHDL設計，從功能仿真圖中可以看到，當CLK上升沿到來時，其輸入的Q的數(shù)值才會隨輸入口D的數(shù)據(jù)而改變。對于同步時序邏輯電路，因為時鐘脈沖對電路的控制作用，所以無論輸入信號時電平信號還是脈沖信號，對電路引起的狀態(tài)響應都是相同的。而對于異步時序邏輯電路，電路中沒有統(tǒng)一的時鐘脈沖信號同步，電路狀態(tài)