微機(jī)原理與接口技術(shù)(西電)_第5章

1、 第5章微處理器總線時(shí)序和系統(tǒng)總線5.1 微處理器性能指標(biāo)5.2 微處理器總線5.3 8086微處理器的基本時(shí)序5.4 系統(tǒng)總線習(xí)題5 5.1 微處理器性能指標(biāo)CPU(Central Processing Unit即中央處理器,從雛形出現(xiàn)到發(fā)展壯大的今天,由于制造技術(shù)越來(lái)越先進(jìn),因此集成度越來(lái)越高,內(nèi)部的晶體管數(shù)已達(dá)到幾千萬(wàn)個(gè)。雖然從最初的CPU發(fā)展到現(xiàn)在,其晶體管數(shù)增加了幾千倍,但是CPU的內(nèi)部結(jié)構(gòu)仍然可分為控制單元、邏輯單元和存儲(chǔ)單元三大部分。CPU的性能大致上反映了它所配置的微機(jī)的性能。CPU主要的性能指標(biāo)有11項(xiàng),下面分別介紹。 1. 字長(zhǎng)所謂字長(zhǎng),即處理器一次性加工運(yùn)算二進(jìn)制數(shù)的最大

2、位數(shù)。字長(zhǎng)是處理器性能指標(biāo)的主要量度之一,它與計(jì)算機(jī)其他性能指標(biāo)(如內(nèi)存最大容量、文件的最大長(zhǎng)度、數(shù)據(jù)在計(jì)算機(jī)內(nèi)部的傳輸速度、計(jì)算機(jī)處理速度和精度等有著十分密切的關(guān)系。字長(zhǎng)是計(jì)算機(jī)系統(tǒng)體系結(jié)構(gòu)、操作系統(tǒng)結(jié)構(gòu)和應(yīng)用軟件設(shè)計(jì)的基礎(chǔ),也是決定計(jì)算機(jī)系統(tǒng)綜合性能的基礎(chǔ)。 2. 主頻主頻也就是CPU的時(shí)鐘頻率,簡(jiǎn)單地說(shuō)就是CPU運(yùn)算時(shí)的工作頻率。一般說(shuō)來(lái),主頻越高,一個(gè)時(shí)鐘周期里面完成的指令數(shù)也越多,當(dāng)然CPU的速度也就越快。不過(guò)由于各種各樣的CPU 的內(nèi)部結(jié)構(gòu)不盡相同,因此并非所有的時(shí)鐘頻率相同的CPU其性能都一樣。外頻是系統(tǒng)總線的工作頻率;倍頻則是指CPU外頻與主頻相差的倍數(shù)。三者有著十分密切的關(guān)系

3、,即:主頻=外頻×倍頻。 3. 內(nèi)存總線速度與擴(kuò)展總線內(nèi)存總線速度(Memory Bus Speed一般等同于CPU的外頻。內(nèi)存總線的速度對(duì)整個(gè)系統(tǒng)性能來(lái)說(shuō)很重要,由于內(nèi)存速度的發(fā)展滯后于CPU的發(fā)展速度,為了緩解內(nèi)存帶來(lái)的瓶頸,開(kāi)發(fā)了二級(jí)(L2緩存,來(lái)協(xié)調(diào)兩者之間的差異,內(nèi)存總線速度就是指CPU與二級(jí)高速緩存以及內(nèi)存之間的工作頻率。擴(kuò)展總線(Expansion Bus指的是安裝在微機(jī)系統(tǒng)上的局部總線。如VESA或PCI總線,它們是CPU聯(lián)系外部設(shè)備的橋梁。 4. 工作電壓工作電壓(Supply Voltage指的是CPU正常工作所需的電壓。早期CPU(286486的工作電壓為5 V

4、,由于制造工藝相對(duì)落后,以致CPU發(fā)熱量大,壽命短。隨著CPU的制造工藝與主頻的提高,CPU的工作電壓逐步下降,到奔騰時(shí)代,電壓曾有過(guò)3.5 V,后來(lái)又下降到3.3 V,甚至降到了2.8 V,Intel最新出品的Coppermine已經(jīng)采用1.6 V的工作電壓了。低電壓能解決耗電過(guò)大和發(fā)熱過(guò)高的問(wèn)題,這對(duì)于筆記本電腦尤其重要。隨著CPU的制造工藝與主頻的提高,近年來(lái)各種CPU的工作電壓有逐步下降的趨勢(shì)。 5. 地址總線寬度地址總線寬度決定了CPU可以訪問(wèn)存儲(chǔ)器的物理地址空間,簡(jiǎn)單地說(shuō)就是CPU到底能夠使用多大容量的內(nèi)存。地址線的寬度為20位的微機(jī),最多可以直接訪問(wèn)1 MB的物理空間,但是對(duì)于3

5、86以上的微機(jī)系統(tǒng),地址線的寬度為32位,最多可以直接訪問(wèn)4096 MB(4 GB的物理空間。6. 數(shù)據(jù)總線寬度數(shù)據(jù)總線負(fù)責(zé)整個(gè)系統(tǒng)數(shù)據(jù)流量的大小,而數(shù)據(jù)總線寬度則決定了CPU與二級(jí)高速緩存、內(nèi)存以及輸入/輸出設(shè)備之間一次數(shù)據(jù)傳輸?shù)男畔⒘俊?7. 協(xié)處理器協(xié)處理器主要的功能就是負(fù)責(zé)浮點(diǎn)運(yùn)算。在486以前的CPU 里面,是沒(méi)有內(nèi)置協(xié)處理器的,主板上可以另外加一個(gè)外置協(xié)處理器,其目的就是增強(qiáng)浮點(diǎn)運(yùn)算的功能。486以后的CPU一般都內(nèi)置了協(xié)處理器,協(xié)處理器的功能也不再局限于增強(qiáng)浮點(diǎn)運(yùn)算功能,含有內(nèi)置協(xié)處理器的CPU,可以加快特定類型的數(shù)值計(jì)算,某些需要進(jìn)行復(fù)雜計(jì)算的軟件系統(tǒng)(如高版本的AutoCAD

6、就需要協(xié)處理器支持。 8. 流水線技術(shù)、超標(biāo)量流水線(PipeLine是Intel首次在486芯片中開(kāi)始使用的技術(shù)。流水線的工作方式就像工業(yè)生產(chǎn)上的裝配流水線。在CPU中由56個(gè)不同功能的電路單元組成一條指令處理流水線,然后將一條X86指令分成56步后再由這些電路單元分別執(zhí)行,這樣就能實(shí)現(xiàn)在一個(gè)CPU時(shí)鐘周期完成一條指令,因此提高了CPU的運(yùn)算速度。超流水線是指CPU內(nèi)部的流水線超過(guò)通常的56步以上,例如,Pentium Pro的流水線就長(zhǎng)達(dá)14步。將流水線的步(級(jí)數(shù)設(shè)計(jì)得越多,其完成一條指令的速度就越快,因此才能適應(yīng)工作主頻更高的CPU。 超標(biāo)量是指在一個(gè)時(shí)鐘周期內(nèi)CPU可以執(zhí)行一條以上的指

7、令。只有Pentium級(jí)以上的CPU才具有這種超標(biāo)量結(jié)構(gòu),這是因?yàn)楝F(xiàn)代的CPU越來(lái)越多地采用了RISC技術(shù)。486以下的CPU屬于低標(biāo)量結(jié)構(gòu),即在這類CPU內(nèi)執(zhí)行一條指令至少需要一個(gè)或一個(gè)以上的時(shí)鐘周期。 9. 高速緩存高速緩存(Cache分內(nèi)置和外置兩種,用來(lái)解決CPU與內(nèi)存之間傳輸速度的匹配。內(nèi)置的高速緩存的容量和結(jié)構(gòu)對(duì)CPU的性能影響較大,容量越大,性能也就相對(duì)提高。不過(guò)高速緩沖存儲(chǔ)器均由靜態(tài)RAM組成,結(jié)構(gòu)較復(fù)雜,在CPU管芯面積不能太大的情況下,高速緩存的容量不可能做得太大。采用回寫(Write Back結(jié)構(gòu)的高速緩存,它對(duì)讀和寫操作均有效,速度較快。而采用寫通(Write Thro

8、ugh結(jié)構(gòu)的高速緩存,僅對(duì)讀操作有效。在486以上的計(jì)算機(jī)中基本采用了回寫式高速緩存。 10. 動(dòng)態(tài)處理動(dòng)態(tài)處理是應(yīng)用在高能奔騰處理器中的新技術(shù),創(chuàng)造性地把三項(xiàng)專為提高處理器對(duì)數(shù)據(jù)的操作效率而設(shè)計(jì)的技術(shù)融合在一起。這三項(xiàng)技術(shù)是多路分流預(yù)測(cè)、數(shù)據(jù)流量分析和猜測(cè)執(zhí)行。動(dòng)態(tài)處理并不是簡(jiǎn)單執(zhí)行一串指令,而是通過(guò)操作數(shù)據(jù)來(lái)提高處理器的工作效率。 1 多路分流預(yù)測(cè)多路分流預(yù)測(cè)通過(guò)幾個(gè)分支對(duì)程序流向進(jìn)行預(yù)測(cè)。采用多路分流預(yù)測(cè)算法后,處理器便可參與指令流向的跳轉(zhuǎn)。它預(yù)測(cè)下一條指令在內(nèi)存中位置的準(zhǔn)確度可以高達(dá)90%以上。這是因?yàn)樘幚砥髟谌≈噶顣r(shí),還會(huì)在程序中尋找未來(lái)要執(zhí)行的指令。這個(gè)技術(shù)可加速向處理器傳送任務(wù)。

9、 2 數(shù)據(jù)流量分析數(shù)據(jù)流量分析拋開(kāi)原程序的順序,分析并重排指令,優(yōu)化執(zhí)行順序。處理器讀取經(jīng)過(guò)解碼的軟件指令,判斷該指令能否處理或是否需與其他指令一并處理。然后,處理器再?zèng)Q定如何優(yōu)化執(zhí)行順序以便高效地處理和執(zhí)行指令。 3 猜測(cè)執(zhí)行猜測(cè)執(zhí)行提前判斷并執(zhí)行有可能需要的程序指令,從而提高執(zhí)行速度。當(dāng)處理器執(zhí)行指令時(shí)(每次五條,采用的是“猜測(cè)執(zhí)行”的方法。這樣可使Pentium 處理器超級(jí)處理能力得到充分的發(fā)揮,從而提升軟件性能。被處理的軟件指令是建立在猜測(cè)分支基礎(chǔ)之上的,因此結(jié)果也就作為“預(yù)測(cè)結(jié)果”保留起來(lái)。一旦其最終狀態(tài)能被確定,指令便可返回到其正常順序并保持永久的機(jī)器狀態(tài)。 11. 制造工藝Pen

10、tium CPU的制造工藝是0.35 靘,PentiumCPU可以達(dá)到0.25 靘,最新的CPU制造工藝可以達(dá)到0.18 靘,并且將采用銅配線技術(shù),可以極大地提高CPU的集成度和工作頻率。Intel的幾種微處理器關(guān)鍵特性的比較如表5-1所示。 表5-1 Intel微處理器關(guān)鍵特性比較Intel 處理器引入日期最大時(shí)鐘頻率晶體管數(shù)目寄存器尺寸外部數(shù)據(jù)總線尺寸最大外部地址空間Cache808619788 MHz29K16GP161MB 80286198216 MHz134K16GP1616MB 80386DX198540 MHz275K32GP324GB80486DX1989100MHz1.2M3

11、2GP 80FPU324GB L1:8 KBPentium1993166MHz3.1M32GP 80FPU644GB L1:16 KBPentium Pro 1995266MHz5.5M32GP 80FPU6464GBL1:16 KBL2:256KBPentium1997400MHz7M32GP 80FPU64MMX6464GBL1:32 KBL2:256KBPentium1999887MHz32GP 80FPU64MMX128MMX6464GBL1:32 KBL2:512KB 5.2 微處理器總線5.2.1 Intel 8086微處理器的引腳功能8086微處理器是Intel公司的第三代微處理

12、器,它的字長(zhǎng)是16位的,采用40條引腳的DIP(雙列直插封裝。時(shí)鐘頻率有三種: 5 MHz(8086、8 MHz(8086-1和10 MHz (8086-2。8086的引腳如圖3.1所示。8086的40條引腳信號(hào)按功能可分為四部分地址總線、數(shù)據(jù)總線、控制總線以及其他(時(shí)鐘與電源。8086微處理器的引腳信號(hào)定義見(jiàn)表5-2。 圖5.18086引腳GND AD 14AD 13AD 12AD 11AD 10AD 9AD 8AD 7AD 6AD 5AD 4AD 3AD 2AD 1AD 0NMI INTR CLK GND8086CPUV CC AD 15A 16 / S 3A 17 / S 4A 18 /

13、 S 5A 19 / S 6RESET4039383736357S / BHE MX / MN RDGT / RQ HOLD(0GT / RQ HLDA(1LOCK (WR S (IO M/2S (R DT/1S (DEN 0ALE(QS 0READY (QS INTA 1TEST 1. 地址總線和數(shù)據(jù)總線(1 數(shù)據(jù)總線用來(lái)在CPU與內(nèi)存儲(chǔ)器(或I/O設(shè)備之間交換信息,為雙向、三態(tài)信號(hào)。地址總線由CPU發(fā)出,用來(lái)確定CPU要訪問(wèn)的內(nèi)存單元(或I/O端口的地址信號(hào),為輸出、三態(tài)信號(hào)。(2 AD15AD0為地址/數(shù)據(jù)總線。這16條信號(hào)線是分時(shí)復(fù)用的雙重總線,在每個(gè)總線周期(T1開(kāi)始時(shí),用作地址總線

14、的16位(AD15AD0給出內(nèi)存單元(或I/O端口的地址;其他時(shí)間為數(shù)據(jù)總線,用于數(shù)據(jù)傳輸。 (3 A19A16/S6S3為地址/狀態(tài)總線。這4條信號(hào)線也是分時(shí)復(fù)用的雙重總線,在每個(gè)總線周期(T1開(kāi)始時(shí),用作地址總線的高4位(A19A16,在存儲(chǔ)器操作中為高4位地址,在I/O操作中,這4位置“0”(低電平。在總線周期的其余時(shí)間,這4條信號(hào)線指示CPU的狀態(tài)信息。在4位狀態(tài)信息中,S6恒為低電平;S5反映標(biāo)志寄存器中中斷允許寄存器IF的當(dāng)前值;S4、S3表示正在使用哪個(gè)段寄存器,其編碼見(jiàn)表5-3。 表5-2 8086引腳信號(hào)定義BHE MX名稱功能引腳號(hào)類型公用信號(hào)AD 15AD 0地址/數(shù)據(jù)總

15、線216,39雙向、三態(tài)A 19/S 6A 16/S 3地址/狀態(tài)總線3538輸出、三態(tài)/S 7總線高允許/狀態(tài)34輸出、三態(tài)MN/最小/最大方式控制33輸入讀控制32輸出、三態(tài)等待測(cè)試控制23輸入READY 等待狀態(tài)控制22輸入RESET 系統(tǒng)復(fù)位21輸入NMI 不可屏蔽中斷請(qǐng)求17輸入INTR 可屏蔽中斷請(qǐng)求18輸入CLK 系統(tǒng)時(shí)鐘19輸入V CC +5 V 電源40輸入GND接地1,20RDTEST表5-2 8086引腳信號(hào)定義最小方式信號(hào)(MN/=MX=V CC HOLD 保持請(qǐng)求31輸入HLDA保持響應(yīng)30輸出寫控制29輸出、三態(tài)M/IO 存儲(chǔ)器/IO 控制28輸出、三態(tài)DT/R數(shù)據(jù)

16、發(fā)送/接收27輸出、三態(tài)數(shù)據(jù)允許26輸出、三態(tài)ALE地址鎖存允許25輸出中斷響應(yīng)24輸出WRDENINTA表5-2 8086引腳信號(hào)定義最大方式信號(hào)(MN/=GND請(qǐng)求/允許總線訪問(wèn)控制30,31雙向總線優(yōu)先權(quán)鎖定控制29輸出、三態(tài)總線周期狀態(tài)2628輸出、三態(tài)QS l 、QS 0指令隊(duì)列狀態(tài)24,25輸出0,1/GT RQ LOCK12S S S 、表5-3 S4、S3的編碼表S 4S3特性(所使用的段寄存器00ES01SS10CS(或者不是寄存器操作 11DS(4 8086的20條地址線訪問(wèn)存儲(chǔ)器時(shí)可尋址1 MB的內(nèi)存單元;訪問(wèn)外部設(shè)備時(shí),只用16條地址A 15A 0,可尋址64K個(gè)I/O

17、 端口。(5 BHE/S 7為總線高允許/狀態(tài)S 7信號(hào)(輸出三態(tài)。這也是分時(shí)復(fù)用的雙重總線,在總線周期開(kāi)始的T1周期,作為16位總線高字節(jié)部分允許信號(hào),低電平有效。當(dāng)為低電平時(shí),把讀/寫的8位數(shù)據(jù)與AD 15AD 8連通。該信號(hào)與A 0(地址信號(hào)最低位結(jié)合以決定數(shù)據(jù)字是高字節(jié)工作還是低字節(jié)工作。在總線周期的其他T周期,該引腳輸出狀態(tài)信號(hào)S 7。在DMA方式下,該引腳為高阻態(tài)。2. 控制總線控制總線是傳送控制信號(hào)的一組信號(hào)線,有些是輸出線,用來(lái)傳輸CPU送到其他部件的控制命令(如讀、寫命令,中斷響應(yīng)等;有的是輸入線,由外部向CPU輸入控制及請(qǐng)求信號(hào)(復(fù)位、中斷請(qǐng)求等。8086的控制總線中有一條

18、是MN/MX(33#引腳線,即最小/最大方式控制線,用來(lái)控制8086的工作方式。當(dāng)MN/MX接+5 V時(shí),8086處于最小方式,由8086提供系統(tǒng)所需的全部控制信號(hào),構(gòu)成一個(gè)小型的單處理機(jī)系統(tǒng)。當(dāng)MN/MX接地時(shí),8086處于最大方式,系統(tǒng)的總線控制信號(hào)由專用的總線控制器8288提供,8086把指示當(dāng)前操作的狀態(tài)信號(hào)(S 2、S 1、S 0送給8288,8288據(jù)此產(chǎn)生相應(yīng)的系統(tǒng)控制信號(hào)。最大方式用于多處理機(jī)和協(xié)處理機(jī)結(jié)構(gòu)中。在8086的控制總線中,有一部分總線的功能與工作方式無(wú)關(guān),而另一部分總線的功能隨工作方式不同而不同(即一條信號(hào)線有兩種功能,現(xiàn)分別敘述。1 受MN/MX影響的信號(hào)線(最大

19、方式信號(hào)(1 S 2、S 1、S 0總線周期狀態(tài)信號(hào)(三態(tài)、輸出。它們表示8086外部總線周期的操作類型,送到系統(tǒng)中的總線控制器為8288。8288根據(jù)這三個(gè)狀態(tài)信號(hào),產(chǎn)生存儲(chǔ)器讀/寫命令、I/O端口讀/寫命令以及中斷響應(yīng)信號(hào),S 2、S 1、S 0的譯碼表如表5-4所示。表5-4 S 2、S 1、S 0譯碼表操作類型(CPU 周期000中斷響應(yīng)001讀I/O 端口010寫I/O 端口011暫停100取指101讀存儲(chǔ)器(數(shù)據(jù)110寫存儲(chǔ)器111無(wú)效(無(wú)總線周期2S 1S 0S在總線周期的T4期間,S2、S1、S的任何變化,都指示一個(gè)總線周期的開(kāi)始,而在T3期間(或Tw等待周期期間返回?zé)o效狀態(tài),

20、表示一個(gè)總線周期的結(jié)束。在DMA(直接存儲(chǔ)器存取方式下,S2、S 1、S處于高阻狀態(tài)。在最小方式下,S2、S1、S三引腳分別為M/IO、DT/R和DEN。M/IO是存儲(chǔ)器與輸入/輸出端口的控制信號(hào)(輸出、三態(tài),用于區(qū)分CPU是訪問(wèn)存儲(chǔ)器(M/IO=1,還是訪問(wèn)I/O端口(M/IO=0。DT/R為數(shù)據(jù)發(fā)送/接收信號(hào)(輸出、三態(tài),用于指示CPU是進(jìn)行寫操作(DT/R=1還是讀操作(DT/R=0。DEN為數(shù)據(jù)允許信號(hào)(輸出、三態(tài),在CPU訪問(wèn)存儲(chǔ)器或I/O端口的總線周期的后一段時(shí)間內(nèi),該信號(hào)有效,用作系統(tǒng)中總線收發(fā)器的允許控制信號(hào)。(2RQ/GT0、RQ/GT1請(qǐng)求/允許總線訪問(wèn)控制信號(hào)(雙向。這兩

21、種信號(hào)線是為多處理機(jī)應(yīng)用而設(shè)計(jì)的,用于對(duì)總線控制權(quán)的請(qǐng)求和應(yīng)答,其特點(diǎn)是請(qǐng)求和允許功能由一根信號(hào)線來(lái)實(shí)現(xiàn)?？偩€訪問(wèn)的請(qǐng)求/允許時(shí)序分為三個(gè)階段,即請(qǐng)求、允許和釋放。首先是協(xié)處理器向8086輸出RQ請(qǐng)求使用總線,然后在CPU(8086的T4或下一個(gè)總線周期的T1時(shí)期,CPU輸出一個(gè)寬度為一個(gè)時(shí)鐘周期的脈沖信號(hào)GT給請(qǐng)求總線的協(xié)處理器,作為總線響應(yīng)信號(hào),從下一個(gè)時(shí)鐘周期開(kāi)始,CPU釋放總線。當(dāng)協(xié)處理器使用總線結(jié)束時(shí),再給出一個(gè)寬度為一個(gè)時(shí)鐘周期的脈沖信號(hào)RQ給CPU,表示總線使用結(jié)束,從下一個(gè)時(shí)鐘周期開(kāi)始,CPU 又控制總線。兩條控制線可以同時(shí)接兩個(gè)協(xié)處理器,規(guī)定RQ/GT的優(yōu)先級(jí)高。在最小方式下

22、,RQ/GT0和RQ/GT二引腳分別為HLDA。HOLD為保持請(qǐng)求信號(hào)(輸入,當(dāng)外部邏輯把HOLD引腳置為高電平時(shí),8086在完成當(dāng)前總線周期以后進(jìn)入HOLD(保持狀態(tài),讓出總線控制權(quán)。HLDA為保持響應(yīng)信號(hào)(輸出,這是CPU對(duì)HOLD信號(hào)的響應(yīng)信號(hào),它對(duì)HOLD信號(hào)作出響應(yīng),使HLDA輸出高電平。當(dāng)HLDA信號(hào)有效時(shí),8086的三態(tài)信號(hào)線全部處于高阻態(tài)(即三態(tài),使外部邏輯可以控制總線。(3 QS1、QS0指令隊(duì)列狀態(tài)信號(hào)(輸出。用于指示8086內(nèi)部BIU中指令隊(duì)列的狀態(tài),以便讓外部協(xié)處理器進(jìn)行跟蹤。QS1、QS0的編碼狀態(tài)如表5-5所示。表5-5 QS 1、QS 0的編碼表QS 1QS 0指

23、令隊(duì)列操作狀態(tài)00空操作,在最后一個(gè)時(shí)鐘周期內(nèi),從隊(duì)列中不取任何代碼01第一個(gè)字節(jié),從隊(duì)列中取出的字節(jié)是指令的第一個(gè)字節(jié)10隊(duì)列空,由于執(zhí)行傳送指令,隊(duì)列已重新初始化11后續(xù)字節(jié),從隊(duì)列中取出的字節(jié)是指令的后續(xù)字節(jié)在最小方式下,QS1、QS0二引腳分別為INTA和ALE。ALE為地址鎖存允許信號(hào)(輸出,這是8086 CPU在總線周期的第一個(gè)時(shí)鐘周期內(nèi)發(fā)出的正脈沖信號(hào),其下降沿用來(lái)把地址/數(shù)據(jù)總線(AD15AD0以及地址/狀態(tài)總線(A19A16/S6S3中的地址信息鎖住并存入地址鎖存器中。INTA為中斷響應(yīng)信號(hào)(輸出、三態(tài),當(dāng)8086 CPU響應(yīng)來(lái)自INTR引腳的可屏蔽中斷請(qǐng)求時(shí),在中斷響應(yīng)周期

24、內(nèi),INTA變?yōu)榈碗娖健?4 LOCK總線優(yōu)先權(quán)鎖定信號(hào)(輸出、三態(tài)。該信號(hào)用來(lái)封鎖外部處理器的總線請(qǐng)求,當(dāng)輸出低電平時(shí),外部處理器不能控制總線,LOCK信號(hào)是否有效,由指令在程序中設(shè)置。若一條指令加上前綴指令LOCK,則8086在執(zhí)行該指令期間, LOCK線輸出低電平并保持到指令執(zhí)行結(jié)束,以防止在這條指令在執(zhí)行過(guò)程中被外部處理器的總線請(qǐng)求所打斷。在保持響應(yīng)期間,LOCK線為高阻態(tài)。INTA在最小方式下,LOCK引腳為WR信號(hào)。WR為寫控制信號(hào)(輸出,三態(tài),當(dāng)8086 CPU對(duì)存儲(chǔ)器或I/O端口進(jìn)行寫操作時(shí), WR為低電平。2 不受MN/MX影響的控制總線(公共總線下面這些控制信號(hào)是不受工作方

25、式影響的公共總線。(1 RD讀控制信號(hào)(三態(tài)、輸出。RD信號(hào)為低電平時(shí),表示8086 CPU執(zhí)行讀操作。在DMA方式時(shí)RD處于高阻態(tài)。(2 READY等待狀態(tài)控制信號(hào),又稱準(zhǔn)備就緒信號(hào)(輸入。當(dāng)被訪問(wèn)的部件無(wú)法在8086 CPU規(guī)定的時(shí)間內(nèi)完成數(shù)據(jù)傳送時(shí),應(yīng)由該部件向8086 CPU發(fā)出READY=0(低電平,使8086 CPU處于等待狀態(tài),插入一個(gè)或幾個(gè)等待周期T,當(dāng)被訪問(wèn)的部件完成數(shù)據(jù)傳輸時(shí),被訪問(wèn)的部件將使READY=1(高電平,8086 CPU繼續(xù)運(yùn)行。 (3 INTR中斷請(qǐng)求信號(hào)(輸入。該引腳提供可屏蔽中斷請(qǐng)求信號(hào),為電平觸發(fā)信號(hào)。在每條指令的最后一個(gè)時(shí)鐘周期,8086 CPU將采樣

26、該引腳信號(hào),若INTR為高電平,同時(shí)8086 CPU的IP(中斷允許標(biāo)志為“1”,則8086 CPU將執(zhí)行中斷響應(yīng),并且把控制轉(zhuǎn)移到相應(yīng)的中斷服務(wù)程序。如果IF=“0”,則8086不響應(yīng)該中斷請(qǐng)求,繼續(xù)執(zhí)行下一條指令。INTR信號(hào)可由軟件將CPU 內(nèi)部的IP復(fù)位而加以屏蔽。(4 NMI不可屏蔽中斷請(qǐng)求信號(hào)(輸入。上升沿觸發(fā)信號(hào),不能用軟件加以屏蔽。當(dāng)NMI從低電平變?yōu)楦唠娖綍r(shí),該信號(hào)有效,8086 CPU在完成當(dāng)前指令后,把控制轉(zhuǎn)移到不可屏蔽中斷服務(wù)程序。(5TEST等待測(cè)試控制信號(hào)(輸入。在WAIT(等待指令期間,8086 CPU每隔5個(gè)時(shí)鐘周期對(duì)TEST引腳采樣。若TEST為高電平,則80

27、86 CPU循環(huán)于等待狀態(tài),若TEST為低電平,則8086 CPU脫離等待狀態(tài),繼續(xù)執(zhí)行后續(xù)指令。(6 RESET復(fù)位信號(hào)(輸入。當(dāng)RESET為高電平時(shí),系統(tǒng)處于復(fù)位狀態(tài),8086 CPU停止正在運(yùn)行的操作,把內(nèi)部的標(biāo)志寄存器FR、段寄存器、指令指針I(yè)P以及指令隊(duì)列復(fù)位到初始化狀態(tài)。注意,代碼段寄存器CS的初始化狀態(tài)為FFFFH。 3. 其他信號(hào)(1 CLK時(shí)鐘信號(hào)(輸入。該信號(hào)為8086 CPU提供基本的定時(shí)脈沖,其占空比為13(高電平持續(xù)時(shí)間:重復(fù)周期=13,以提供最佳的內(nèi)部定時(shí)。(2 VCC電源(輸入。要求接上正電壓(+5V±10%。(3 GND地線。兩條接地線。 4. 808

28、8引腳與8086引腳的不同之處8088微處理器是一種準(zhǔn)16位處理器,其內(nèi)部結(jié)構(gòu)基本上與8086相同,且有著相同的內(nèi)部寄存器和指令系統(tǒng),在軟件上是完全兼容的。其引腳信號(hào)也與8086基本相同,只是如下引腳的功能有所不同。8088的引腳安排如圖5.2所示。(1 8086 CPU的指令預(yù)取隊(duì)列為6個(gè)字節(jié),而8088 CPU只有4個(gè)字節(jié)。(2 8086 CPU的AD15AD0為地址/數(shù)據(jù)雙向分時(shí)復(fù)用的,而8088 CPU只有AD7AD0,為地址、數(shù)據(jù)雙向分時(shí)復(fù)用的,A15A8僅用于輸出地址信號(hào)。在16位數(shù)據(jù)操作時(shí),8086只需一個(gè)總線周期就可完成,8088則需要兩個(gè)總線周期來(lái)完成,因此8088的速度較8

29、086要慢些。GND A 14A 13A 12A 11A 10A 9A 8AD 7AD 6AD 5AD 4AD 3AD 2AD 1AD 0NMI INTR CLK GND8088CPUV CC A 15A 16 / S 3A 17 / S 4A 18 / S 5A 19 / S 6RESET403938373635MX / MN RDGT / RQ HOLD(0GT / RQ HLDA(1LOCK (WR S (M / IO 2S (R / DT 1S (DEN 0ALE(QSREADY (QS INTA 1TEST88引腳(3 8086的引腳28為M/IO,即CPU訪問(wèn)內(nèi)存時(shí)該引腳輸出高電平

30、,訪問(wèn)接口時(shí)則輸出低電平。對(duì)于8088而言,該引腳的狀態(tài)正好相反,變?yōu)镮O/M。(4 8088中無(wú)BHE/S7信號(hào),該引腳為SS狀態(tài)信號(hào)線。該引腳在最大方式下保持高電平,在最小方式下等效于最大方式下S的作用,SS與IO/ M、DT/R組合以確定當(dāng)前的總線周期,IO/M、DT/R與SS0的編碼如表5-6所示。表5-6 IO/M、DT/R、SS 0編碼表M R IO/DT/SS 0總線操作100中斷響應(yīng)101讀I/O 端口110寫I/O 端口111暫停000取指001讀存儲(chǔ)器010寫存儲(chǔ)器011無(wú)效 5.2.2 8086微處理器的系統(tǒng)配置8086微處理器有兩種工作方式,下面討論在這兩種工作方式下系

31、統(tǒng)的基本配置。1. 最小方式下的系統(tǒng)配置當(dāng)8086 CPU的MN/引腳接+5 V電源時(shí),8086 CPU工作于最小方式,用于構(gòu)成小型的單處理機(jī)系統(tǒng),圖5.3為最小方式下8086系統(tǒng)配置圖。在圖5.3所示的8086系統(tǒng)中,除8086 CPU、存儲(chǔ)器和I/O接口電路外,還有三部分支持系統(tǒng)工作的器件時(shí)鐘發(fā)生器、地址鎖存器和數(shù)據(jù)收發(fā)器。 圖5.3 最小方式下8086系統(tǒng)配置CLKREADYRESETRDWRIOM/A 19A 16ALE AD 15AD 0DENRDT/MXMN/74 LS373OE地址G地址/數(shù)據(jù)74 LS 245GDIR8086CPU存儲(chǔ)器DATABHE地址總線I/O 外設(shè)DATA數(shù)據(jù)總線V CCRESV CC8284時(shí)鐘發(fā)生器7/S BHE 1 時(shí)鐘發(fā)生器8284A8284A是用于8086(或8088系統(tǒng)的時(shí)鐘發(fā)生器/驅(qū)動(dòng)器芯片,它為8086(或8088以及其他