EDA技術(shù)與應(yīng)用(第3版)[江國(guó)強(qiáng)][電子教案課件

1、EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-271EDAEDA技術(shù)與應(yīng)用技術(shù)與應(yīng)用（第（第3 3版）版）江國(guó)強(qiáng)江國(guó)強(qiáng) 編制編制桂林電子科技大學(xué)桂林電子科技大學(xué)EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-272目 錄 第1章 EDAEDA技術(shù)概述技術(shù)概述 第2章 EDAEDA工具軟件使用方法工具軟件使用方法 第3章 VHDL 第4章 VerilogHDL 第5章 常用工具軟件 第6章 可編程邏輯器件 第7章技術(shù)的應(yīng)用EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-273第1章 EDAEDA技術(shù)概述技術(shù)概述 1.1 EDA1.1 EDA技術(shù)及發(fā)展技術(shù)及發(fā)展 1.2 EDA

2、1.2 EDA設(shè)計(jì)流程設(shè)計(jì)流程 1.3 1.3 硬件描述語(yǔ)言硬件描述語(yǔ)言HDLHDL 1.4 1.4 可編程邏輯器件可編程邏輯器件 1.5 1.5 常用常用EDAEDA工具工具 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-274第第2 2章章 EDA EDA工具軟件的使用方法工具軟件的使用方法 2.1 Quartus 2.1 Quartus 的安裝的安裝 2.2 Quartus 2.2 Quartus 軟件的主界面軟件的主界面 2.3 Quartus 2.3 Quartus 圖形編輯輸入法圖形編輯輸入法 2.4 MAX+PLUS 2.4 MAX+PLUS 設(shè)計(jì)項(xiàng)目的轉(zhuǎn)換設(shè)計(jì)項(xiàng)目的轉(zhuǎn)換

3、 2.5 Quartus 2.5 Quartus 宏功能模塊的使用方法宏功能模塊的使用方法 2.6 2.6 嵌入式邏輯分析儀的使用方法嵌入式邏輯分析儀的使用方法 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-275第第3 3章章 VHDL VHDL 3.1 VHDL3.1 VHDL基礎(chǔ)知識(shí)基礎(chǔ)知識(shí) 3.2 VHDL3.2 VHDL語(yǔ)言要素語(yǔ)言要素 3.3 VHDL3.3 VHDL順序語(yǔ)句順序語(yǔ)句 3.4 VHDL3.4 VHDL并行語(yǔ)句并行語(yǔ)句 3.5 VHDL3.5 VHDL庫(kù)和程序包庫(kù)和程序包 3.6 VHDL3.6 VHDL設(shè)計(jì)流程設(shè)計(jì)流程EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案

4、2022-1-276第第4 4章章 Verilog HDL Verilog HDL 4.1 Verilog HDL4.1 Verilog HDL入門入門 4.2 Verilog HDL4.2 Verilog HDL的詞法的詞法 4.3 Verilog HDL4.3 Verilog HDL的語(yǔ)句的語(yǔ)句 4.4 4.4 不同抽象級(jí)別的不同抽象級(jí)別的Verilog HDLVerilog HDL模型模型 4.5 Verilog HDL4.5 Verilog HDL設(shè)計(jì)流程設(shè)計(jì)流程 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-277第第5 5章章 常用常用EDAEDA工具軟件工具軟件 5.1

5、ModelSim 5.1 ModelSim 5.2 5.2 基于基于Matlab/DSP BuilderMatlab/DSP Builder的的DSPDSP模模塊設(shè)計(jì)塊設(shè)計(jì) 5.3 Nios II5.3 Nios II嵌入式系統(tǒng)開發(fā)軟件嵌入式系統(tǒng)開發(fā)軟件 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-278第第6 6章章 可編程邏輯器件可編程邏輯器件 6.1 6.1 可編程邏輯器件的基本原理可編程邏輯器件的基本原理 6.2 6.2 可編程邏輯器件的設(shè)計(jì)技術(shù)可編程邏輯器件的設(shè)計(jì)技術(shù) 6.3 6.3 可編程邏輯器件的編程與配置可編程邏輯器件的編程與配置 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子

6、教案2022-1-279第第7章章 EDA技術(shù)的應(yīng)用技術(shù)的應(yīng)用 7.1 7.1 組合邏輯電路設(shè)計(jì)應(yīng)用組合邏輯電路設(shè)計(jì)應(yīng)用 7.2 7.2 時(shí)序邏輯電路設(shè)計(jì)應(yīng)用時(shí)序邏輯電路設(shè)計(jì)應(yīng)用EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2710第1章 EDAEDA技術(shù)概述技術(shù)概述1.1 1.1 EDAEDA技術(shù)及發(fā)展技術(shù)及發(fā)展 20世紀(jì)末，數(shù)字電子技術(shù)得到飛速發(fā)展，有力地推動(dòng)了社會(huì)世紀(jì)末，數(shù)字電子技術(shù)得到飛速發(fā)展，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高。在其推動(dòng)下，數(shù)字電子技生產(chǎn)力的發(fā)展和社會(huì)信息化的提高。在其推動(dòng)下，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，術(shù)的應(yīng)用

7、已經(jīng)滲透到人類生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用數(shù)字電子技術(shù)?；胶教旒夹g(shù)，都盡可能采用數(shù)字電子技術(shù)。本章介紹本章介紹EDA技術(shù)的發(fā)展、技術(shù)的發(fā)展、EDA設(shè)計(jì)流程以及設(shè)計(jì)流程以及EDA技技術(shù)涉及的領(lǐng)域。術(shù)涉及的領(lǐng)域。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2711 微電子技術(shù)，即大規(guī)模集成電路加工技術(shù)的進(jìn)步微電子技術(shù)，即大規(guī)模集成電路加工技術(shù)的進(jìn)步是現(xiàn)代數(shù)字電子技術(shù)發(fā)展的基礎(chǔ)。目前，在硅片單是現(xiàn)代數(shù)字電子技術(shù)發(fā)展的基礎(chǔ)。目前，在硅片單位面積上集成的

8、晶體管數(shù)量越來(lái)越多，位面積上集成的晶體管數(shù)量越來(lái)越多，19781978年推出年推出的的80868086微處理器芯片集成的晶體管數(shù)是微處理器芯片集成的晶體管數(shù)是4 4萬(wàn)只，到萬(wàn)只，到20002000年推出的年推出的Pentium 4 Pentium 4 微處理器芯片的集成度達(dá)微處理器芯片的集成度達(dá)42004200萬(wàn)只晶體管，萬(wàn)只晶體管，20052005年生產(chǎn)可編程邏輯器件（年生產(chǎn)可編程邏輯器件（PLDPLD）的集成度達(dá)到的集成度達(dá)到5 5億只晶體管，包含的邏輯元件億只晶體管，包含的邏輯元件（Logic ElementsLogic Elements，LEsLEs）有）有1818萬(wàn)個(gè)，萬(wàn)個(gè)，2006

9、2006年生產(chǎn)的年生產(chǎn)的PLDPLD中的中的LEsLEs達(dá)到達(dá)到3333萬(wàn)個(gè)，而萬(wàn)個(gè)，而20092009年生產(chǎn)的年生產(chǎn)的PLDPLD中的中的LEsLEs達(dá)到達(dá)到8484萬(wàn)個(gè)，集成度達(dá)到萬(wàn)個(gè)，集成度達(dá)到2525億只晶體管。億只晶體管。 原來(lái)原來(lái)需要成千上萬(wàn)只電子元件組成的一臺(tái)計(jì)算機(jī)主板或需要成千上萬(wàn)只電子元件組成的一臺(tái)計(jì)算機(jī)主板或彩色電視機(jī)電路，而現(xiàn)在僅用幾片超大規(guī)模集成電彩色電視機(jī)電路，而現(xiàn)在僅用幾片超大規(guī)模集成電路就可以代替，現(xiàn)代集成電路已經(jīng)能夠?qū)崿F(xiàn)單片電路就可以代替，現(xiàn)代集成電路已經(jīng)能夠?qū)崿F(xiàn)單片電子系統(tǒng)子系統(tǒng)SOCSOC（System On a ChipSystem On a Chip）的

10、功能。）的功能。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2712 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA（Electronic Design Automation）技術(shù)。）技術(shù)。EDA技術(shù)就是依靠功能技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言硬件描述語(yǔ)言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到

11、可編程邏輯器件仿真，直至下載到可編程邏輯器件CPLD/FPGA或或?qū)Ｓ眉呻娐穼Ｓ眉呻娐稟SIC（Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。設(shè)計(jì)功能。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語(yǔ)言和限于利用硬件描述語(yǔ)言和EDA軟件平臺(tái)來(lái)完成對(duì)系軟件平臺(tái)來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，減少統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，減少設(shè)計(jì)周期，節(jié)省設(shè)計(jì)成本。設(shè)計(jì)周期，節(jié)省設(shè)計(jì)成本。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2

12、713 EDA是在是在20世紀(jì)世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助）、計(jì)算機(jī)輔助測(cè)試（測(cè)試（CAT）和計(jì)算機(jī)輔助工程（）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展）的概念發(fā)展而來(lái)的。一般把而來(lái)的。一般把EDA技術(shù)的發(fā)展分為技術(shù)的發(fā)展分為CAD、CAE和和EDA三個(gè)階段。三個(gè)階段。 CAD（Computer Aided Design）是）是EDA技術(shù)發(fā)技術(shù)發(fā)展的早期階段，在這個(gè)階段，人們開始利用計(jì)算機(jī)取展的早期階段，在這個(gè)階段，人們開始利用計(jì)算機(jī)取代手工勞動(dòng)。但當(dāng)時(shí)的計(jì)算機(jī)硬件功能有限，軟件功代手工勞動(dòng)。但當(dāng)時(shí)的計(jì)算機(jī)

13、硬件功能有限，軟件功能較弱，人們主要借助計(jì)算機(jī)對(duì)所設(shè)計(jì)的電路進(jìn)行一能較弱，人們主要借助計(jì)算機(jī)對(duì)所設(shè)計(jì)的電路進(jìn)行一些模擬和預(yù)測(cè)，輔助進(jìn)行集成電路版圖編輯、印刷電些模擬和預(yù)測(cè)，輔助進(jìn)行集成電路版圖編輯、印刷電路板路板PCB（Printed Circuit Board）布局布線等簡(jiǎn)單）布局布線等簡(jiǎn)單的版圖繪制等工作。的版圖繪制等工作。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2714 CAE（Computer Aided Engineering）是在）是在CAD的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，尤其是人們的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，尤其是人們?cè)谠O(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了

14、長(zhǎng)足的在設(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長(zhǎng)足的進(jìn)步，可以利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立進(jìn)步，可以利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫(kù)，開始用計(jì)算機(jī)將許多單點(diǎn)工具集各種設(shè)計(jì)單元庫(kù)，開始用計(jì)算機(jī)將許多單點(diǎn)工具集成在一起使用，大大提高了工作效率。成在一起使用，大大提高了工作效率。 20世紀(jì)世紀(jì)90年代以來(lái)，微電子工藝有了驚人的發(fā)年代以來(lái)，微電子工藝有了驚人的發(fā)展，工藝水平已經(jīng)達(dá)到了展，工藝水平已經(jīng)達(dá)到了4545納米級(jí)，在一個(gè)芯片上納米級(jí)，在一個(gè)芯片上已經(jīng)可以集成上百萬(wàn)乃至數(shù)億只晶體管，芯片速度已經(jīng)可以集成上百萬(wàn)乃至數(shù)億只晶體管，芯片速度達(dá)到了吉比特達(dá)到了吉比特/秒量級(jí)，百萬(wàn)門以上

15、的可編程邏輯器秒量級(jí)，百萬(wàn)門以上的可編程邏輯器件陸續(xù)面世，這樣就對(duì)電子設(shè)計(jì)的工具提出了更高件陸續(xù)面世，這樣就對(duì)電子設(shè)計(jì)的工具提出了更高的要求，提供了廣闊的發(fā)展空間，的要求，提供了廣闊的發(fā)展空間， EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2715促進(jìn)了促進(jìn)了EDA技術(shù)的形成。特別重要的是世界各技術(shù)的形成。特別重要的是世界各EDA公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的描述語(yǔ)言的EDA工具軟件，都有效地將工具軟件，都有效地將EDA技術(shù)推技術(shù)推向成熟。向成熟。 今天，今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，技術(shù)已經(jīng)成為電

16、子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有EDA工具的工具的支持都將是難以完成的。支持都將是難以完成的。EDA工具已經(jīng)成為現(xiàn)代電路工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)師的重要武器，正在起作越來(lái)越重要的作用。設(shè)計(jì)師的重要武器，正在起作越來(lái)越重要的作用。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2716設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)輸入原理圖原理圖硬件描述語(yǔ)言硬件描述語(yǔ)言波形圖波形圖功能仿真功能仿真設(shè)計(jì)處理設(shè)計(jì)處理優(yōu)化、綜合優(yōu)化、綜合適配、分割適配、分割布局、布線布局、布線時(shí)序仿真時(shí)序仿真器件編程器件編程 器件測(cè)試器件測(cè)試設(shè)計(jì)完成設(shè)計(jì)完成 1.2 E

17、DA1.2 EDA設(shè)計(jì)流程設(shè)計(jì)流程EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27171.2.1 設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是指設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確設(shè)計(jì)準(zhǔn)備是指設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等。擇等。1.2.2 設(shè)計(jì)輸入設(shè)計(jì)輸入 設(shè)計(jì)輸入設(shè)計(jì)輸入-將設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某將設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程

18、。種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程。 設(shè)計(jì)輸入形式設(shè)計(jì)輸入形式 文本方式設(shè)計(jì)輸入方式文本方式設(shè)計(jì)輸入方式 圖形設(shè)計(jì)輸入方式圖形設(shè)計(jì)輸入方式 文本、圖形兩者混合的設(shè)計(jì)輸入方式。文本、圖形兩者混合的設(shè)計(jì)輸入方式。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27181. 原理圖或圖形輸入方式原理圖或圖形輸入方式 這是一種最直接的設(shè)計(jì)輸入方式，它使用軟件這是一種最直接的設(shè)計(jì)輸入方式，它使用軟件系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線畫出原理圖，系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線畫出原理圖，形成原理圖輸入文件。這種方式大多用在對(duì)系統(tǒng)及形成原理圖輸入文件。這種方式大多用在對(duì)系統(tǒng)及各部分電路很熟悉的情

19、況，或在系統(tǒng)對(duì)時(shí)間特性要各部分電路很熟悉的情況，或在系統(tǒng)對(duì)時(shí)間特性要求較高的場(chǎng)合。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的求較高的場(chǎng)合。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。觀察和電路的調(diào)整。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27192. 硬件描述語(yǔ)言輸入方式硬件描述語(yǔ)言輸入方式 硬件描述語(yǔ)言有普通硬件描述語(yǔ)言和行為描述語(yǔ)言，硬件描述語(yǔ)言有普通硬件描述語(yǔ)言和行為描述語(yǔ)言，它們用文本方式描述設(shè)計(jì)和輸入。普通硬件描述語(yǔ)言它們用文本方式描述設(shè)計(jì)和輸入。普通硬件描述語(yǔ)言有有AHDL、CUPL等，它們支持邏輯方程、真值表、等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式。狀態(tài)機(jī)等

20、邏輯表達(dá)方式。 行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，有有VHDL和和Verilog HDL等，它們具有很強(qiáng)的邏輯描等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換也非常方便。運(yùn)用轉(zhuǎn)換也非常方便。運(yùn)用VHDL、Verilog HDL硬件描硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨勢(shì)述語(yǔ)言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨

21、勢(shì)。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27203. 波形輸入方式波形輸入方式 波形輸入主要用于建立和編輯波形設(shè)計(jì)文件以及輸波形輸入主要用于建立和編輯波形設(shè)計(jì)文件以及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適合用于入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入用戶定義的輸入/輸出波形自動(dòng)生成邏輯關(guān)系。輸出波形自動(dòng)生成邏輯關(guān)系。 波形編輯功能還允許設(shè)計(jì)者對(duì)波形進(jìn)行拷貝、剪波形編輯功能還允許設(shè)計(jì)者對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展。從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)切、粘貼、重復(fù)

22、與伸展。從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值。還可以通過(guò)將一組波形重疊到另各種進(jìn)制的狀態(tài)值。還可以通過(guò)將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27211.2.3 設(shè)計(jì)處理設(shè)計(jì)處理 這是這是EDA設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理階段，設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理階段，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，優(yōu)

23、化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。設(shè)計(jì)處理主要包括設(shè)最后產(chǎn)生編程用的編程文件。設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過(guò)程。局和布線、生成編程數(shù)據(jù)文件等過(guò)程。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27221. 1. 設(shè)計(jì)編譯和檢查設(shè)計(jì)編譯和檢查 設(shè)計(jì)輸入完成之后，立即進(jìn)行編譯。在編譯過(guò)設(shè)計(jì)輸入完成之后，立即進(jìn)行編譯。在編譯過(guò)程中首先進(jìn)行語(yǔ)法檢驗(yàn)，如檢查原理圖的信號(hào)線有程中首先進(jìn)行語(yǔ)法檢驗(yàn)，如檢查原理圖的信號(hào)線有無(wú)漏接，信號(hào)有無(wú)雙重來(lái)源，文本輸入文件中

24、關(guān)鍵無(wú)漏接，信號(hào)有無(wú)雙重來(lái)源，文本輸入文件中關(guān)鍵字有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的位字有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的位置信息報(bào)告，供設(shè)計(jì)者修改。然后進(jìn)行設(shè)計(jì)規(guī)則檢置信息報(bào)告，供設(shè)計(jì)者修改。然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制并將編譯報(bào)告列出，指明違反規(guī)則和潛在不可靠電并將編譯報(bào)告列出，指明違反規(guī)則和潛在不可靠電路的情況以供設(shè)計(jì)者糾正路的情況以供設(shè)計(jì)者糾正 .EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27232. 邏輯優(yōu)化和綜合邏輯優(yōu)化和綜合 邏輯優(yōu)化是化簡(jiǎn)所有的邏輯方程或用戶自建的宏，邏輯優(yōu)化是

25、化簡(jiǎn)所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊使設(shè)計(jì)所占用的資源最少。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化（即展平）?；凑蛊剑?。3. 適配和分割適配和分割 在適配和分割過(guò)程，確定優(yōu)化以后的邏輯能否與在適配和分割過(guò)程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件下載目標(biāo)器件CPLD或或FPGA中的宏單元和中的宏單元和I/O單元適單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)不能裝入映射到器件相應(yīng)的宏

26、單元中。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。同一系列的多片器件中去。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27244. 布局和布線布局和布線 布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件自動(dòng)布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線互連。布局和布線以后地實(shí)現(xiàn)元件間的布線互連。布局和布線以后,軟件會(huì)自軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用動(dòng)生成布線報(bào)告，提供有

27、關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。情況等信息。5. 生成編程數(shù)據(jù)文件（生成編程數(shù)據(jù)文件（JED文件）文件） 設(shè)計(jì)處理的最后一步是產(chǎn)生可供器件編程使用的設(shè)計(jì)處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)數(shù)據(jù)文件。對(duì)CPLD來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即JEDEC文件（電子器件工程聯(lián)合會(huì)制定的標(biāo)準(zhǔn)格式，文件（電子器件工程聯(lián)合會(huì)制定的標(biāo)準(zhǔn)格式，簡(jiǎn)稱簡(jiǎn)稱JED文件）；對(duì)于文件）；對(duì)于FPGA來(lái)說(shuō)，是生成位流數(shù)據(jù)來(lái)說(shuō)，是生成位流數(shù)據(jù)文件文件(Bit-stream Generation)。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27251.2.4 設(shè)計(jì)校驗(yàn)設(shè)計(jì)校

28、驗(yàn) 設(shè)計(jì)校驗(yàn)過(guò)程包括功能仿真和時(shí)序仿真，這兩項(xiàng)設(shè)計(jì)校驗(yàn)過(guò)程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作是在設(shè)計(jì)處理過(guò)程中同時(shí)進(jìn)行的。功能仿真是在工作是在設(shè)計(jì)處理過(guò)程中同時(shí)進(jìn)行的。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。此時(shí)的仿真沒(méi)的邏輯功能驗(yàn)證，因此又稱為前仿真。此時(shí)的仿真沒(méi)有延時(shí)信息或者有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)有延時(shí)信息或者有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)于初步的功能檢測(cè)非常方便。于初步的功能檢測(cè)非常方便。 時(shí)序仿真是在選擇了具體器件并完成布局、布線時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)

29、行的時(shí)序關(guān)系仿真，因此又稱為后仿真或延時(shí)之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為后仿真或延時(shí)仿真。在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿仿真。在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能以及檢查和消真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等。除競(jìng)爭(zhēng)冒險(xiǎn)等。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27261.2.5 器件編程器件編程 編程是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)文件通過(guò)編程是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)文件通過(guò)軟件放到具體的可編程邏輯器件中去。對(duì)軟件放到具體的可編程邏輯器件中去。對(duì)CPLD器件器件來(lái)說(shuō)是將來(lái)說(shuō)是將JED文件下載（文件下

30、載（Down Load）到）到CPLD器件器件中去，對(duì)中去，對(duì)FPGA來(lái)說(shuō)是將位流數(shù)據(jù)來(lái)說(shuō)是將位流數(shù)據(jù)BG文件配置到文件配置到FPGA中去。中去。 器件編程需要滿足一定的條件，如編程電壓、編器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的程時(shí)序和編程算法等。普通的CPLD器件和一次性編器件和一次性編程的程的FPGA需要專用的編程器完成器件的編程工作。需要專用的編程器完成器件的編程工作?；诨赟RAM的的FPGA可以由可以由EPROM或其他存儲(chǔ)體進(jìn)或其他存儲(chǔ)體進(jìn)行配置。在系統(tǒng)的可編程器件（行配置。在系統(tǒng)的可編程器件（ISP-PLD）則不需要）則不需要專門的編程器，只要一根與

31、計(jì)算機(jī)互連的下載編程電專門的編程器，只要一根與計(jì)算機(jī)互連的下載編程電纜就可以了。纜就可以了。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27271.2.6 器件測(cè)試和設(shè)計(jì)驗(yàn)證器件測(cè)試和設(shè)計(jì)驗(yàn)證 器件在編程完畢之后，可以用編譯時(shí)產(chǎn)生的文件器件在編程完畢之后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行檢驗(yàn)、加密等工作，或采用邊界掃描測(cè)對(duì)器件進(jìn)行檢驗(yàn)、加密等工作，或采用邊界掃描測(cè)試技術(shù)進(jìn)行功能測(cè)試，測(cè)試成功后才完成其設(shè)計(jì)。試技術(shù)進(jìn)行功能測(cè)試，測(cè)試成功后才完成其設(shè)計(jì)。 設(shè)計(jì)驗(yàn)證可以在設(shè)計(jì)驗(yàn)證可以在EDA硬件開發(fā)平臺(tái)上進(jìn)行。硬件開發(fā)平臺(tái)上進(jìn)行。EDA硬件開發(fā)平臺(tái)的核心部件是一片可編程邏輯器硬件開發(fā)平臺(tái)的

32、核心部件是一片可編程邏輯器件件FPGA或或CPLD，再附加一些輸入輸出設(shè)備，如按，再附加一些輸入輸出設(shè)備，如按鍵、數(shù)碼顯示器、指示燈、喇叭等，還提供時(shí)序電鍵、數(shù)碼顯示器、指示燈、喇叭等，還提供時(shí)序電路需要的脈沖源。將設(shè)計(jì)電路編程下載到路需要的脈沖源。將設(shè)計(jì)電路編程下載到FPGA或或CPLD中后，根據(jù)中后，根據(jù)EDA硬件開發(fā)平臺(tái)的操作模式要求，硬件開發(fā)平臺(tái)的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)計(jì)電路。計(jì)電路。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27281.3 1.3 硬件描述語(yǔ)言硬件描述語(yǔ)言 硬件描述語(yǔ)言硬件描

33、述語(yǔ)言HDL是是EDA技術(shù)中的重要組成部分，常技術(shù)中的重要組成部分，常用的硬件描述語(yǔ)言有用的硬件描述語(yǔ)言有AHDL、VHDL和和Verilog HDL，而，而VHDL和和Verilog HDL是當(dāng)前最流行的并成為是當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬標(biāo)準(zhǔn)的硬件描述語(yǔ)言。件描述語(yǔ)言。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2729 VHDL是超高速集成電路硬件描述語(yǔ)言（是超高速集成電路硬件描述語(yǔ)言（Very-High-Speed Integrated Circuit Hardware Description Language）的縮寫。）的縮寫。 VHDL作為作為IEEE標(biāo)準(zhǔn)的硬件描

34、述標(biāo)準(zhǔn)的硬件描述語(yǔ)言和語(yǔ)言和EDA的重要組成部分，經(jīng)過(guò)十幾年的發(fā)展、應(yīng)用的重要組成部分，經(jīng)過(guò)十幾年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)和完善，以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語(yǔ)言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段，在構(gòu)、靈活的語(yǔ)言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段，在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)代代EDA領(lǐng)域的首選硬件設(shè)計(jì)語(yǔ)言。專家認(rèn)為，在新世紀(jì)領(lǐng)域的首選硬件設(shè)計(jì)語(yǔ)言。專家認(rèn)為，在新世紀(jì)中，中，VHDL與與Verilog語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。設(shè)計(jì)

35、任務(wù)。1.3.1 VHDL1.3.1 VHDL EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2730VHDL的特點(diǎn)的特點(diǎn)1、VHDL具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。VHDL支持門級(jí)電路的描述，也支持以寄存器、存貯支持門級(jí)電路的描述，也支持以寄存器、存貯器、總線及運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的器、總線及運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的系統(tǒng)級(jí)電路的描述。的系統(tǒng)級(jí)電路的描述。 2、VHDL有良好的可讀性。它可以被計(jì)算機(jī)接受，有良好的可讀性。它可以被計(jì)算

36、機(jī)接受，也容易被讀者理解。用也容易被讀者理解。用VHDL書寫的源文件，既書寫的源文件，既是程序又是文檔，既是工程技術(shù)人員之間交換信是程序又是文檔，既是工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。息的文件，又可作為合同簽約者之間的文件。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27313、VHDL具有良好的可移植性。作為一種已被具有良好的可移植性。作為一種已被IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn)，承認(rèn)的工業(yè)標(biāo)準(zhǔn)，VHDL事實(shí)上已成為通用事實(shí)上已成為通用的硬件描述語(yǔ)言，可以在各種不同的設(shè)計(jì)環(huán)境和的硬件描述語(yǔ)言，可以在各種不同的設(shè)計(jì)環(huán)境和系統(tǒng)平臺(tái)中使用。系統(tǒng)平臺(tái)中使用。4、使用、使用

37、VHDL可以延長(zhǎng)設(shè)計(jì)的生命周期。用可以延長(zhǎng)設(shè)計(jì)的生命周期。用VHDL描述的硬件電路與工藝無(wú)關(guān)，不會(huì)因工藝而是描述描述的硬件電路與工藝無(wú)關(guān)，不會(huì)因工藝而是描述過(guò)時(shí)。與工藝有關(guān)的參數(shù)可以通過(guò)過(guò)時(shí)。與工藝有關(guān)的參數(shù)可以通過(guò)VHDL提供的屬提供的屬性加以描述，工藝改變時(shí)，只需要修改相應(yīng)程序中性加以描述，工藝改變時(shí)，只需要修改相應(yīng)程序中屬性參數(shù)即可。屬性參數(shù)即可。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27325、VHDL支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。利用。VHDL可以描述復(fù)雜的電路系統(tǒng)，支持對(duì)大可以描述復(fù)雜的電路系統(tǒng)，支持對(duì)大規(guī)模設(shè)計(jì)的分

38、解，由多人、多項(xiàng)目組來(lái)共同承擔(dān)和規(guī)模設(shè)計(jì)的分解，由多人、多項(xiàng)目組來(lái)共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計(jì)的再利用提供完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計(jì)的再利用提供了有力的支持。了有力的支持。6、VHDL有利于保護(hù)知識(shí)產(chǎn)權(quán)。用有利于保護(hù)知識(shí)產(chǎn)權(quán)。用VHDL設(shè)計(jì)的專設(shè)計(jì)的專用集成電路（用集成電路（ASIC），在設(shè)計(jì)文件下載到集成電路），在設(shè)計(jì)文件下載到集成電路時(shí)可以采用一定保密措施，使其不易被破譯和竊取。時(shí)可以采用一定保密措施，使其不易被破譯和竊取。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27331.3.2 Verilog HDL1.3.2 Verilog HDL Verilog

39、 HDL也是目前應(yīng)用最為廣泛的硬件描述也是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言，并被語(yǔ)言，并被IEEE采納為采納為IEEE#1064-1995（即（即Verilog-1995）標(biāo)準(zhǔn)，并于標(biāo)準(zhǔn)，并于20012001和和20052005分別升級(jí)為分別升級(jí)為Verilog-2001Verilog-2001和和SysemVerilog-2005SysemVerilog-2005標(biāo)準(zhǔn)。標(biāo)準(zhǔn)。Verilog HDL可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。Verilog HDL適合算法級(jí)（適

40、合算法級(jí)（Algorithm）、寄存器傳輸）、寄存器傳輸級(jí)（級(jí)（RTL）邏輯級(jí)（）邏輯級(jí)（Logic）、門級(jí)（）、門級(jí)（Gate）和版圖）和版圖級(jí)（級(jí)（Layout）等各個(gè)層次的電路設(shè)計(jì)和描述。）等各個(gè)層次的電路設(shè)計(jì)和描述。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2734 采用采用Verilog HDL進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)是其進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)是其與工藝無(wú)關(guān)性，這使得設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)可與工藝無(wú)關(guān)性，這使得設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)可以不必過(guò)多考慮工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要根據(jù)以不必過(guò)多考慮工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出系統(tǒng)設(shè)計(jì)

41、的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。實(shí)際上，利用計(jì)算機(jī)的強(qiáng)大功能，在實(shí)際電路。實(shí)際上，利用計(jì)算機(jī)的強(qiáng)大功能，在EDA工具的支持下，把邏輯驗(yàn)證與具體工藝庫(kù)相匹工具的支持下，把邏輯驗(yàn)證與具體工藝庫(kù)相匹配，將布線及延遲計(jì)算分成不同的階段來(lái)實(shí)現(xiàn)，從配，將布線及延遲計(jì)算分成不同的階段來(lái)實(shí)現(xiàn)，從而減少了設(shè)計(jì)者的繁重勞動(dòng)。而減少了設(shè)計(jì)者的繁重勞動(dòng)。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2735 Verilog HDL和和VHDL都是用于電路設(shè)計(jì)的硬件描都是用于電路設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為述語(yǔ)言，并且都已成為IEEE標(biāo)準(zhǔn)。標(biāo)準(zhǔn)。Verilog HDL也具也具有與有與VHDL

42、類似的特點(diǎn)，稍有不同的是類似的特點(diǎn)，稍有不同的是Verilog HDL早早在在1983年就已經(jīng)推出，至今已有年就已經(jīng)推出，至今已有20年的應(yīng)用歷史，因年的應(yīng)用歷史，因而而Verilog HDL擁有廣泛的設(shè)計(jì)群體，其設(shè)計(jì)資源比擁有廣泛的設(shè)計(jì)群體，其設(shè)計(jì)資源比VHDL豐富。另外豐富。另外Verilog HDL是在是在C語(yǔ)言的基礎(chǔ)上演語(yǔ)言的基礎(chǔ)上演化而來(lái)的，因此只要具有化而來(lái)的，因此只要具有C語(yǔ)言的編程基礎(chǔ)，就很容語(yǔ)言的編程基礎(chǔ)，就很容易學(xué)會(huì)并掌握這種語(yǔ)言。易學(xué)會(huì)并掌握這種語(yǔ)言。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27361.3.3 AHDLAHDL（Altera Hardwar

43、e Description Language）是）是Altera公司根據(jù)自己公司生產(chǎn)的公司根據(jù)自己公司生產(chǎn)的MAX系列器件和系列器件和FLEX系列器系列器件的特點(diǎn)專門設(shè)計(jì)的一套完整的硬件描述語(yǔ)言。件的特點(diǎn)專門設(shè)計(jì)的一套完整的硬件描述語(yǔ)言。 AHDL是一種模塊化的硬件描述語(yǔ)言，它完全集成于是一種模塊化的硬件描述語(yǔ)言，它完全集成于Altera公司的公司的MAX+plusII的軟件開發(fā)系統(tǒng)中。的軟件開發(fā)系統(tǒng)中。AHDL特別適特別適合于描述復(fù)雜的組合電路、組（合于描述復(fù)雜的組合電路、組（group）運(yùn)算以及狀態(tài)機(jī)、真）運(yùn)算以及狀態(tài)機(jī)、真值表和參數(shù)化的邏輯。用戶可以通過(guò)值表和參數(shù)化的邏輯。用戶可以通過(guò)M

44、AX+plusII的軟件開發(fā)的軟件開發(fā)系統(tǒng)對(duì)系統(tǒng)對(duì)AHDL源程序進(jìn)行編輯，并通過(guò)對(duì)源文件的編譯建立源程序進(jìn)行編輯，并通過(guò)對(duì)源文件的編譯建立仿真、時(shí)域分析和器件編程的輸出文件。仿真、時(shí)域分析和器件編程的輸出文件。 AHDL的語(yǔ)句和元素種類齊全、功能強(qiáng)大，而且易于應(yīng)的語(yǔ)句和元素種類齊全、功能強(qiáng)大，而且易于應(yīng)用。用戶可以使用用。用戶可以使用AHDL建立完整層次的工程設(shè)計(jì)項(xiàng)目，或者建立完整層次的工程設(shè)計(jì)項(xiàng)目，或者在一個(gè)層次的設(shè)計(jì)中混合其他類型的設(shè)計(jì)文件，例如在一個(gè)層次的設(shè)計(jì)中混合其他類型的設(shè)計(jì)文件，例如VHDL設(shè)設(shè)計(jì)文件或計(jì)文件或Verilog HDL設(shè)計(jì)文件。設(shè)計(jì)文件。EDA技術(shù)與應(yīng)用(第3版)江國(guó)

45、強(qiáng)電子教案2022-1-2737 可編程邏輯器件可編程邏輯器件PLD（Programmable Logic Device）是）是一種半定制集成電路，在其內(nèi)部集成了大量的門和觸發(fā)器等一種半定制集成電路，在其內(nèi)部集成了大量的門和觸發(fā)器等基本邏輯電路，用戶通過(guò)編程來(lái)改變基本邏輯電路，用戶通過(guò)編程來(lái)改變PLD內(nèi)部電路的邏輯關(guān)內(nèi)部電路的邏輯關(guān)系或連線，就可以得到需要的設(shè)計(jì)電路?？删幊踢壿嬈骷南祷蜻B線，就可以得到需要的設(shè)計(jì)電路?？删幊踢壿嬈骷某霈F(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，其設(shè)計(jì)方法為采用出現(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，其設(shè)計(jì)方法為采用EDA技術(shù)開創(chuàng)了廣闊的發(fā)展空間，并極大地提高電路設(shè)計(jì)的技術(shù)

46、開創(chuàng)了廣闊的發(fā)展空間，并極大地提高電路設(shè)計(jì)的效率。效率。 1.4 1.4 可編程邏輯器件可編程邏輯器件EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2738 在可編程邏輯器件在可編程邏輯器件PLD沒(méi)有出現(xiàn)之前，數(shù)字系統(tǒng)沒(méi)有出現(xiàn)之前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用的傳統(tǒng)設(shè)計(jì)往往采用“積木積木” 式的方法進(jìn)行，實(shí)質(zhì)上式的方法進(jìn)行，實(shí)質(zhì)上是對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)標(biāo)準(zhǔn)集成電路器件搭建成是對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)標(biāo)準(zhǔn)集成電路器件搭建成電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。數(shù)字系統(tǒng)的由電路板搭成系統(tǒng)。數(shù)字系統(tǒng)的“積木塊積木塊”就是具

47、有就是具有固定功能的標(biāo)準(zhǔn)集成電路器件，如固定功能的標(biāo)準(zhǔn)集成電路器件，如TTL的的74/54系列、系列、CMOS的的4000/4500系列芯片和一些固定功能的大規(guī)模系列芯片和一些固定功能的大規(guī)模集成電路等，用戶只能根據(jù)需要選擇合適的集成電路集成電路等，用戶只能根據(jù)需要選擇合適的集成電路器件，并按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成器件，并按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。設(shè)計(jì)中，設(shè)計(jì)者沒(méi)有靈活性可言，搭成的系統(tǒng)需功。設(shè)計(jì)中，設(shè)計(jì)者沒(méi)有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大。要的芯片種類多且數(shù)目大。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2739 PLD的出現(xiàn)，給數(shù)

48、字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來(lái)新的的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來(lái)新的變革。采用變革。采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的設(shè)計(jì)或稱之為設(shè)計(jì)或稱之為“自底向上自底向上”（Bottom-Up）的設(shè)計(jì)，它）的設(shè)計(jì)，它跟傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)的不同。它可以直接通過(guò)跟傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)的不同。它可以直接通過(guò)設(shè)計(jì)設(shè)計(jì)PLD芯片來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)功能，將原來(lái)由電路板芯片來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)功能，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在設(shè)計(jì)完成的大部分工作放在PLD芯片的設(shè)計(jì)中進(jìn)行。芯片的設(shè)計(jì)中進(jìn)行。這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況和要求這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況

49、和要求定義器件的內(nèi)部邏輯關(guān)系和管腳，這樣可通過(guò)芯片設(shè)定義器件的內(nèi)部邏輯關(guān)系和管腳，這樣可通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字系統(tǒng)功能，同時(shí)由于管腳定義的靈活計(jì)實(shí)現(xiàn)多種數(shù)字系統(tǒng)功能，同時(shí)由于管腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2740 目前，可編程邏輯器件有許多品種。集成度是集成目前，可編程邏輯器件有許多品

50、種。集成度是集成電路一項(xiàng)很重要的指標(biāo)，可編程邏輯器件從集成密度電路一項(xiàng)很重要的指標(biāo)，可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件上可分為低密度可編程邏輯器件LDPLD和高密度可編和高密度可編程邏輯器件程邏輯器件HDPLD兩類。兩類。 PROM、PLA、PAL和和GAL是早期發(fā)展起來(lái)的是早期發(fā)展起來(lái)的PLD，其集成密度一般小于，其集成密度一般小于700門（等效門）門（等效門）/片。它片。它們同屬于們同屬于 LDPLD。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2741 HDPLD包括可擦除可編程邏輯器件包括可擦除可編程邏輯器件EPLD（Erasable Programmab

51、le Logic Device）、復(fù)雜可編）、復(fù)雜可編程邏輯器件程邏輯器件CPLD（Complex PLD）和）和FPGA三種，其三種，其集成密度大于集成密度大于700門門/片。隨著集成工藝的發(fā)展，片。隨著集成工藝的發(fā)展， HDPLD集成密度不斷增加，性能不斷提高。如集成密度不斷增加，性能不斷提高。如Altera公司的公司的EPM9560，其密度為，其密度為12000門門/片，片，Lattice公司公司的的pLSI/ispLSI3320為為14000門門/片等。目前集成度最高片等。目前集成度最高的的HDPLD可達(dá)可達(dá)25萬(wàn)門萬(wàn)門/片以上。片以上。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案202

52、2-1-2742 目前常用的可編程邏輯器件都是從與或陣列和門陣目前常用的可編程邏輯器件都是從與或陣列和門陣列發(fā)展起來(lái)的，所以可以從結(jié)構(gòu)上將其分為陣列型列發(fā)展起來(lái)的，所以可以從結(jié)構(gòu)上將其分為陣列型PLD和現(xiàn)場(chǎng)可編程門陣列型和現(xiàn)場(chǎng)可編程門陣列型FPGA兩大類。兩大類。 陣列型陣列型PLD的基本結(jié)構(gòu)由與陣列和或陣列組成。簡(jiǎn)的基本結(jié)構(gòu)由與陣列和或陣列組成。簡(jiǎn)單單PLD（如（如PROM、PLA、PAL和和GAL等）、等）、EPLD和和CPLD都屬于陣列型都屬于陣列型PLD。 FPGA具有門陣列的結(jié)構(gòu)形式，它有許多可編程具有門陣列的結(jié)構(gòu)形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成，這些邏輯單單元

53、（或稱邏輯功能塊）排成陣列組成，這些邏輯單元的結(jié)構(gòu)和與或陣列的結(jié)構(gòu)不同，也稱之為單元型元的結(jié)構(gòu)和與或陣列的結(jié)構(gòu)不同，也稱之為單元型PLD。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27431.5 1.5 常用常用EDAEDA工具工具 用用EDA技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，每一個(gè)環(huán)節(jié)中必須有對(duì)應(yīng)的軟件包或?qū)Ｓ玫拿恳粋€(gè)環(huán)節(jié)中必須有對(duì)應(yīng)的軟件包或?qū)Ｓ玫腅DA工工具獨(dú)立處理。具獨(dú)立處理。EDA工具大致可以分為設(shè)計(jì)輸入編輯工具大致可以分為設(shè)計(jì)輸入編輯器、仿真器、器、仿真器、HDL綜合器、適配器（或布局布線器）綜合器、適配器（或布局布線器）以及下載

54、器等以及下載器等5個(gè)模塊。個(gè)模塊。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27441.5.1 設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器 通常專業(yè)的通常專業(yè)的EDA工具供應(yīng)商或各可編程邏輯器件廠工具供應(yīng)商或各可編程邏輯器件廠商都提供商都提供EDA開發(fā)工具，在這些開發(fā)工具，在這些EDA開發(fā)工具中都含開發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如有設(shè)計(jì)輸入編輯器，如Xilinx公司的公司的Foundation、Altera公司的公司的MAX+plusII等。等。 一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和HDL文文本輸入。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入本輸入。圖形輸入通常

55、包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。原理圖輸入方式沿用傳和波形圖輸入三種常用方法。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方式，即根據(jù)設(shè)計(jì)電路的功能和控統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方式，即根據(jù)設(shè)計(jì)電路的功能和控制條件，畫出設(shè)計(jì)的原理圖或狀態(tài)圖或波形圖，然后制條件，畫出設(shè)計(jì)的原理圖或狀態(tài)圖或波形圖，然后在設(shè)計(jì)輸入編輯器的支持下，將這些圖形輸入到計(jì)算在設(shè)計(jì)輸入編輯器的支持下，將這些圖形輸入到計(jì)算機(jī)中，形成圖形文件。機(jī)中，形成圖形文件。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-27451.5.2 仿真器仿真器 在在EDA技術(shù)中仿真的地位非常重要，行為模型的表技術(shù)中仿真的地位非常重要，行

56、為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證以及門級(jí)系統(tǒng)達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證以及門級(jí)系統(tǒng)的測(cè)試，每一步都離不開仿真器的模擬檢測(cè)。在的測(cè)試，每一步都離不開仿真器的模擬檢測(cè)。在EDA發(fā)展的初期，快速地進(jìn)行電路邏輯仿真是當(dāng)時(shí)的核心發(fā)展的初期，快速地進(jìn)行電路邏輯仿真是當(dāng)時(shí)的核心問(wèn)題，即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè)問(wèn)題，即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè)EDA設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。因此，仿真設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。因此，仿真器的仿真速度、仿真的準(zhǔn)確性和易用性成為衡量仿真器的仿真速度、仿真的準(zhǔn)確性和易用性成為衡量仿真器的重要指標(biāo)。器的重要指標(biāo)。EDA技術(shù)與應(yīng)

57、用(第3版)江國(guó)強(qiáng)電子教案2022-1-2746 幾乎每個(gè)幾乎每個(gè)EDA廠商都提供基于廠商都提供基于Verilog/VHDL的仿真器。常用的仿真器有的仿真器。常用的仿真器有Model Technology公司的公司的Modelsim，Cadence公司的公司的Verilog-XL和和NC-Sim，Aldec公司的公司的Active HDL，Synopsys公司的公司的VCS等。等。 1.5.3 HDL綜合器綜合器硬件描述語(yǔ)言誕生的初衷是用于設(shè)計(jì)邏輯電硬件描述語(yǔ)言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到路的建模和仿真，但直到Synoposys公司推出了公司推出了HDL綜合器后，才可以綜合

58、器后，才可以HDL直接用于電路設(shè)計(jì)。直接用于電路設(shè)計(jì)。EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2747HDL綜合器是一種用綜合器是一種用EDA技術(shù)實(shí)施電路設(shè)計(jì)中技術(shù)實(shí)施電路設(shè)計(jì)中完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟件，是將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具。件，是將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具。HDL綜合器在把可綜合的綜合器在把可綜合的HDL（Verilog或或VHDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟。第轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟。第1步是步是HDL綜合器對(duì)綜合器對(duì)Verilog或或VHDL進(jìn)行處理

59、分析，并將進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時(shí)是不考慮實(shí)際器件實(shí)其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時(shí)是不考慮實(shí)際器件實(shí)現(xiàn)的，即完全與硬件無(wú)關(guān)，這個(gè)過(guò)程是一個(gè)通用電路現(xiàn)的，即完全與硬件無(wú)關(guān)，這個(gè)過(guò)程是一個(gè)通用電路原理圖形成的過(guò)程。第原理圖形成的過(guò)程。第2步是對(duì)應(yīng)實(shí)際實(shí)現(xiàn)目標(biāo)器件的步是對(duì)應(yīng)實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。路徑等。 EDA技術(shù)與應(yīng)用(第3版)江國(guó)強(qiáng)電子教案2022-1-2748 HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化

60、格式的文用于電路設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用硬件描述語(yǔ)言件，或是直接用硬件描述語(yǔ)言HDL表達(dá)的標(biāo)準(zhǔn)格式的表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對(duì)應(yīng)網(wǎng)表文件，或是對(duì)應(yīng)FPGA/CPLD器件廠商的網(wǎng)表器件廠商的網(wǎng)表文件。文件。 HDL綜合器是綜合器是EDA設(shè)計(jì)流程中的一個(gè)獨(dú)立的設(shè)設(shè)計(jì)流程中的一個(gè)獨(dú)立的設(shè)計(jì)步驟，它往往被其他計(jì)步驟，它往往被其他EDA環(huán)節(jié)調(diào)用，完成整個(gè)設(shè)計(jì)環(huán)節(jié)調(diào)用，完成整個(gè)設(shè)計(jì)流程。流程。 電路網(wǎng)表（邏輯圖）電路網(wǎng)表（邏輯圖） 由元件名由元件名N、模型、模型M、輸、輸入端信號(hào)入端信號(hào)PI、輸出端信號(hào)、輸出端信號(hào)PO四部分組成，是唯一確四部分組成，是唯一確定電路連接關(guān)系的數(shù)據(jù)結(jié)