用Verilog HDL實(shí)現(xiàn)按鍵消抖

1、按鍵消抖用按鍵控制一個(gè)數(shù)字，按鍵每按一次，這個(gè)數(shù)字加1，并通過數(shù)碼管將這個(gè)數(shù)字顯示出來（以16進(jìn)制）。可能是悟性比較低，按鍵消抖都搞了1天才搞出來，下面這個(gè)程序是我經(jīng)過參考別人的（有些地方?jīng)]想明白），然后自己領(lǐng)會(huì)，寫的一個(gè)程序，經(jīng)過在開發(fā)板上實(shí)驗(yàn)，還是有一點(diǎn)小問題，但是我覺得，按鍵消抖的原理應(yīng)該是這樣的。希望本文能幫到需要的人，我也是一個(gè)初學(xué)者，可能程序中也有很多不足，還請(qǐng)能提出來,相互交流。QQ:1664619265module SW_debounce(rst_n,sy_clk,key,HEX0_D);input rst_n;/低電平復(fù)位input sy_clk;/系統(tǒng)時(shí)鐘50Mhzinpu

2、t key; 按鍵output 6:0HEX0_D;數(shù)碼管/*/reg key_rst;always(posedge sy_clk or negedge rst_n) beginif(!rst_n)key_rst<=1'b1;else每個(gè)時(shí)鐘周期讀一次按鍵的值key_rst<=key;end 將按鍵的值存在key_rst中/*/reg key_rst_r;always(posedge sy_clk or negedge rst_n) beginif(!rst_n)key_rst_r<=1'b1;else 每個(gè)時(shí)鐘周期將key_rst中的值存入key_rst_r

3、中。key_rst_r<=key_rst;這樣key_rst和key_rst_r中存放的是前后兩個(gè)時(shí)鐘周期，按鍵的值end/*/wire key_en,key_an;重點(diǎn)1：抖動(dòng)時(shí)期的標(biāo)志量，這兩個(gè)標(biāo)志量是用來給后面的計(jì)數(shù)器清零的assign key_en=key_rst&(key_rst_r);當(dāng)按鍵由0變1時(shí)，key_en為1assign key_an=key_rst_r&(key_rst);當(dāng)按鍵由1變0時(shí)，key_an為1；看下面的按鍵波形，俺覺得，抖動(dòng)期間，這兩個(gè)標(biāo)志量都有可能為1/*/reg18:0 count; 計(jì)數(shù)，是為了延時(shí)10ms左右always(po

4、sedge sy_clk or negedge rst_n) beginif(!rst_n)count<=19'd0;else if(key_en | key_an)count<=19'd0;出現(xiàn)抖動(dòng)就將count 清零，使其計(jì)不滿，因?yàn)楹竺媸敲?0ms讀一次按鍵的值else if(count=19'h7ffff)/10mscount<=19'd0;elsecount<=count+1'b1;end/*/reg low_sw;always(posedge sy_clk or negedge rst_n) beginif(!rst_

5、n)low_sw<=1'b1;else if(count=19'h7ffff)low_sw<=key;每10ms讀一次按鍵的值，因?yàn)槎秳?dòng)期間，count的值是到不了7ffff的，所以抖動(dòng)期間是不會(huì)讀按鍵的值的，因此能消除抖動(dòng)。end/*/reg low_sw_r;always(posedge sy_clk or negedge rst_n) beginif(!rst_n)low_sw_r<=1'b1;else low_sw_r<=low_sw;low_sw和low_sw_r存放的是前后10ms，按鍵的值，這個(gè)值中，是按鍵穩(wěn)定時(shí)的值end/*/wi

6、re ctr;assign ctr=low_sw&(low_sw_r);按鍵松手時(shí)，ctr會(huì)出現(xiàn)一個(gè)系統(tǒng)周期的高電平/reg3:0control;always(posedge sy_clk or negedge rst_n) beginif(!rst_n)control<=4'b0;else if(ctr) 如何用通過按鍵產(chǎn)生的這個(gè)信號(hào) ctrcontrol<=control+1'b1;enddisplay dis1(control,HEX0_D);endmodulemodule display(d,dis_data);input3:0d;output6:0

7、dis_data;reg6:0dis_data;always(d) begincase(d)4'b0000: dis_data=7'b1000000;/display 04'b0001: dis_data=7'b1111001;/display 14'b0010: dis_data=7'b0100100;/display 24'b0011: dis_data=7'b0110000;/display 34'b0100: dis_data=7'b0011001;/display 44'b0101: dis_da

8、ta=7'b0010010;/display 54'b0110: dis_data=7'b0000010;/display 64'b0111: dis_data=7'b1111000;/display 74'b1000: dis_data=7'b0000000;/display 84'b1001: dis_data=7'b0011000;/display 94'b1010: dis_data=7'b0100011; /display a;4'b1011: dis_data=7'b0000011;/display b;4'b1100: dis_data=7'b1000110;/display c;4'b1101: dis_data=7'b001