西安郵電大學(xué)Verilog 四位超前進位全加器

1、西安郵電大學(xué)Verilog HDL實驗報告（二） 帶超前進位的四位全加器學(xué)院名稱：電子工程學(xué)院班 級： 電子學(xué)生姓名：學(xué)號： 實驗題目 帶超前進位的四位全加器一、實驗內(nèi)容 設(shè)計的一個帶超前進位的四位全加器。二、實驗步驟1、在ModelSim軟件中對激勵模塊和設(shè)計模塊進行書寫和編譯；2、對編譯好的模塊進行仿真。三、源代碼:1、主程序module fulladd4(sum, c_out, a, b, c_in); output 3:0 sum; output c_out; input 3:0 a,b; input c_in; wire p0,g0,p1,g1,p2,g2,p3,g3; wire c

2、4,c3,c2,c1; xor a1(p0,a0,b0); xor a2(p1,a1,b1); xor a3(p2,a2,b2); xor a4(p3,a3,b3); and b1(g0,a0,b0); and b2(g1,a1,b1); and b3(g2,a2,b2); and b4(g3,a3,b3); and d1(e1,p0,c_in); or f1(c1,e1,g0); and d2(e2,p1,g0);and d3(e3,p1,p0,c_in);or f2(c2,g1,e2,e3); A nd d4(e4,p2,g1);and d5(e5,p2,p1,g0);and d6(e6,

3、p2,p1,c_in);or f3(c3,g2,e4,e5,e6); and d7(e7,p3,g2);and d8(e8,p3,p2,g1);and d9(e9,p3,p2,p1,g0);and d10(e10,p3,p2,p1,p0,c_in);or f4(c4,g3,e7,e8,e9,e10); xor m0(sum0,p0,c_in); xor m1(sum1,p1,c1); xor m2(sum2,p2,c2); xor m3(sum3,p3,c3); and n1(c_out,c4,c4); endmodule 2、 激勵程序module fulladd4_tb; reg 3:0

4、A,B; reg C_IN; wire 3:0 SUM; wire C_OUT; fulladd4 fulladd_4(.sum(SUM),.a(A),.b(B),.c_in(C_IN),.c_out(C_OUT); initial begin A = 4'b0000;B = 4'b0111;C_IN = 0;#100; A = 4'b0001;B = 4'b0011;C_IN = 0;#100; A = 4'b0010;B = 4'b1011;C_IN = 0;#100; A = 4'b0011;B = 4'b1001;C_IN

5、 = 1;#100; A = 4'b1111;B = 4'b1111;C_IN = 1;#100; endendmodule四、仿真結(jié)果及分析輸出結(jié)果：結(jié)果分析：當A=0000，B=0111，C_IN=0時，SUM=0111;當A=0001，B=0011，C_IN=0時，SUM=0100;當A=0010，B=1011，C_IN=0時，SUM=1101;當A=0011，B=1001，C_IN=1時，SUM=1101;當A=1111，B=1111，C_IN=1時，SUM=1111;根據(jù)結(jié)果，SUMi=AiBiCi Ci+1= Ai B i+Ci(AiBi)進位則C_OUT = 1。五、實驗總結(jié): 在這次實驗過程中，開始時程序一直都編譯不出來，總是出現(xiàn)錯