廣東工業(yè)大學(xué)硬件描述語言與EDA技術(shù)課程設(shè)計(jì)頻率發(fā)生器(共34頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上課 程 設(shè) 計(jì) 課程名稱 硬件描述語言與EDA技術(shù) 題目名稱 硬件描述語言與EDA技術(shù)實(shí)踐學(xué)生學(xué)院 材料與能源 專業(yè)班級(jí) 12微電子學(xué)(2)班 學(xué) 號(hào) 學(xué)生姓名 鄭 培 柱 指導(dǎo)教師 陳 先 朝 2015年 6月 22日廣東工業(yè)大學(xué)課程設(shè)計(jì)任務(wù)書題目名稱硬件描述語言與EDA技術(shù)實(shí)踐學(xué)生學(xué)院材料與能源學(xué)院專業(yè)班級(jí)12微電子學(xué)(2)班姓 名鄭培柱學(xué) 號(hào)一、課程設(shè)計(jì)的內(nèi)容與要求1. 系統(tǒng)功能分析，分模塊層次化設(shè)計(jì)；2. 實(shí)現(xiàn)系統(tǒng)功能的方案設(shè)計(jì)；3. 編寫各功能模塊Verilog HDL語言程序；4. 對(duì)各功能模塊進(jìn)行編譯、綜合、仿真和驗(yàn)證；5. 頂層文件設(shè)計(jì)，可用Veril

2、og HDL語言設(shè)計(jì)，也可以用原理圖設(shè)計(jì)；6. 整個(gè)系統(tǒng)進(jìn)行編譯、綜合、仿真和驗(yàn)證；7. 在CPLD/FPGA實(shí)驗(yàn)開發(fā)系統(tǒng)試驗(yàn)箱上進(jìn)行硬件驗(yàn)證；8. 按所布置的題目要求，每一位學(xué)生獨(dú)立完成全過程。二、課程設(shè)計(jì)應(yīng)完成的工作1. 所要求設(shè)計(jì)內(nèi)容的全部工作；2. 按設(shè)計(jì)指導(dǎo)書要求提交一份報(bào)告書；3. 提交電子版的設(shè)計(jì)全部?jī)?nèi)容：工程目錄文件夾中的全部?jī)?nèi)容，報(bào)告書三、課程設(shè)計(jì)進(jìn)程安排序號(hào)設(shè)計(jì)各階段內(nèi)容地點(diǎn)起止日期1布置設(shè)計(jì)題目和要求；收集相關(guān)資料。工3317或宿舍6.222方案分析與確定；編寫Verilog源程序。工3317或宿舍6.233編寫Verilog源程序；編譯、綜合、仿真、定時(shí)分析、適配。工3

3、317或宿舍6.244下載和硬件驗(yàn)證；驗(yàn)收。工33176.255下載和硬件驗(yàn)證；驗(yàn)收；撰寫報(bào)告工33176.26678四、應(yīng)收集的資料及主要參考文獻(xiàn)1. 陳先朝，硬件描述語言與EDA技術(shù)實(shí)踐指導(dǎo)書，2015年5月2. 潘松等編著，EDA技術(shù)與Verilog HDL ，電子工業(yè)出版社，2013年；3. 現(xiàn)代數(shù)字電子技術(shù)及Verilog設(shè)計(jì)，清華大學(xué)出版社，2014年； 4. 王金明等編著，EDA技術(shù)與Verilog HDL設(shè)計(jì)，電子工業(yè)出版社，2013年；5. 劉靳等編著，Verilog程序設(shè)計(jì)與EDA ，西安電子科技大學(xué)出版社，2012年；6. 劉福奇主編，Verilog HDL 應(yīng)用程序設(shè)計(jì)

4、實(shí)例精講，電子工業(yè)出版社，2012年；7. 周潤(rùn)景等主編，基于Quartus 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解，電子工業(yè)出版社，2010年。發(fā)出任務(wù)書日期： 2015年6月 22日 指導(dǎo)教師簽名：計(jì)劃完成日期： 2015年6月 26日 基層教學(xué)單位責(zé)任人簽章：主管院長(zhǎng)簽章：摘要 Verilog HDL是一種描述語言(HDL:Hardware Description Language)，以來描述硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來

5、的。前者由Gateway Design Automation公司(該公司于1989年被公司購)開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。本課程設(shè)計(jì)以Verilog為基礎(chǔ)設(shè)計(jì)一個(gè)多路彩燈控制器，能夠在4種不同的彩燈花樣之間進(jìn)行循環(huán)變化，并可設(shè)置花型變化的節(jié)奏，且可進(jìn)行復(fù)位。關(guān)鍵詞：Verilog，彩燈，控制，F(xiàn)PGA一、 目的與任務(wù) - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 6二、 設(shè)計(jì)原理及方案 - - - - - - - - - - - - - - - - - - - - - - -

6、 - - - - - - - - - - - - - - - - - - - 6三、 設(shè)計(jì)分析 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -63.1 三頻率輸出模塊3.2 三選一選擇模塊3.3 彩燈顯示模塊 3.4 頂層文件設(shè)計(jì) - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -11 四、管腳分配 - - - - - - - - - - - - - -

7、 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 14 五、心得體會(huì)- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 15 六、參考文獻(xiàn)- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 15附錄- - - - - - - - - - - - - - - - -

8、 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -16一、 目的與任務(wù)1. 熟悉掌握EDA工具軟件Quartus2的使用2. 熟練用Verilog硬件描述語言描述數(shù)字電路3. 學(xué)會(huì)使用Verilog進(jìn)行大規(guī)模集成電路設(shè)計(jì)4. 學(xué)會(huì)用CPLD/FPGA實(shí)踐系統(tǒng)硬件驗(yàn)證電路設(shè)計(jì)的正確性5. 初步掌握EDA技術(shù)并具備一定的可編程邏輯芯片的開發(fā)能力二、 設(shè)計(jì)原理及方案原理：建立一個(gè)并行操作的流水燈模塊，形成不同的彩燈花樣，同時(shí)使用不同頻率，實(shí)現(xiàn)不同頻率的不同花樣顯示。方案：總電路由一個(gè)三分頻輸出分頻器模塊，三

9、選一選擇模塊，并行操作的流水燈模塊。三頻率輸出分頻器模塊把輸入頻率分成三個(gè)不同的頻率輸出，四選一選擇不同的頻率輸出給彩燈顯示，從而達(dá)到控制彩燈閃爍速度的快慢。三、 設(shè)計(jì)分析3.1三頻率輸出模塊 該模塊是將高頻時(shí)鐘轉(zhuǎn)換成低頻時(shí)鐘信號(hào)，CLK信號(hào)經(jīng)分頻器將50mHZ進(jìn)行1分頻、3分頻和6分頻提供給三選一選擇器。按下復(fù)位鍵可使模塊復(fù)位。 首先定義模塊接口及變量如下： module fenpin(CLK，RSTn,CLK1, /1分頻CLK2,/3分頻CLK3 /6分頻); input CLK; input RSTn; output CLK1,CLK2,CLK3; reg CLK2,CLK3;可見，分

10、別定義了三個(gè)輸出時(shí)鐘信號(hào)，分別是1分頻，3分頻和6分頻。其中1分頻比較簡(jiǎn)單： assign CLK1 = CLK;三分頻代碼如下：reg 3:0a;/*frequency dividing 3*/always (posedge CLK or negedge RSTn) if( !RSTn ) a = 1d0;else if (CLK&a=3d3)beginCLK2=1d1;a=1d0; endelse begin CLK2=1d0;a=a+1d1;end 定義了reg變量a,計(jì)算CLK脈沖，每一個(gè)CLK脈沖自加，達(dá)到3的時(shí)候輸輸出一個(gè)CLK2脈沖并清零a變量，重復(fù)上面過程。這樣便形成CLK時(shí)鐘

11、的三分頻時(shí)鐘CLK2。六分頻代碼如下：reg 4:0b;/*frequency dividing 6*/always (posedge CLK or negedge RSTn) if( !RSTn ) b = 1d0;else if (CLK&b=4d6) begin CLK3=1d1;b=1d0; end else begin CLK3=1d0; b=b+1d1; end類似三分頻代碼，只是reg變量計(jì)數(shù)CLK脈沖數(shù)到6才輸出CLK3脈沖并清零。3.2 三選一選擇模塊 該模塊是選擇輸入的三個(gè)頻率中的一個(gè)頻率給彩燈顯示系統(tǒng)，f_choice1、f_choice2、f_choice3分別選擇對(duì)應(yīng)

12、CLK1、CLK2、CLK3輸出頻率按鍵，RESn 復(fù)位按鍵實(shí)現(xiàn)對(duì)模塊的復(fù)位。首先定義三選一選擇器的模塊端口及變量，代碼如下:module choice_3( f_choice1, f_choice2,f_choice3,RSTn, CLK1,CLK2,CLK3,CLK_OUT); input f_choice1,f_choice2,f_choice3; input RSTn,CLK1,CLK2,CLK3; output CLK_OUT; reg CLK_OUT;先定義一個(gè)reg變量c,根據(jù)按鍵操作賦值。敏感信號(hào)為按鍵信號(hào)和復(fù)位信號(hào)。reg 3:0 c;always (negedge f_ch

13、oice1 or negedge f_choice2 or negedge f_choice3 or negedge RSTn) if( !RSTn )c = 1d0; else if(!f_choice1)c=3d0;else if(!f_choice2)c=3d1;else if(!f_choice3)c=3d2; 最后根據(jù)reg變量c選擇不同頻率。/*/ always (*) case (c) 3d0:CLK_OUT=CLK1; 3d1:CLK_OUT=CLK2; 3d2:CLK_OUT=CLK3; default : CLK_OUT=CLK1;這樣，就完成了三選一頻率選擇器。3.3 彩

14、燈顯示模塊 以上圖為基礎(chǔ)，設(shè)計(jì)并行操作的流水燈，每一功能模塊在將定時(shí)間內(nèi)，將輸出拉高。示意圖如下： 從上圖我們可以看到，功能模塊1在時(shí)間的第一個(gè)1/4拉高輸出，功能模塊2在第二個(gè)1/4拉高輸出，其余的模塊也是以此類推。所以在一個(gè)特定的時(shí)間段內(nèi)，每一個(gè)功能模塊所占的時(shí)間都是一樣。本設(shè)計(jì)采用六個(gè)LED資源。led0_module.v先定義接口：module led0_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ 然后定義總的時(shí)間長(zhǎng)度，總共分成15個(gè)時(shí)間段： parameter T100MS = 25d

15、15_000_000; /*/ 利用Count1計(jì)算一個(gè)循環(huán)的時(shí)間： reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 = 25d0; else Count1 = Count1 + 1b1; /*/在一個(gè)循環(huán)內(nèi)的15個(gè)時(shí)間段中，讓led0在特定時(shí)間段拉高輸出：reg rLED_Out;always ( posedge CLK or negedge RSTn ) if( !RSTn ) rLED_Out = 25d0

16、 & Count1 25d1_000_000 ) rLED_Out = 25d10_000_000 & Count1 25d11_000_000 ) rLED_Out = 25d14_000_000 & Count1 25d15_000_000 ) rLED_Out = 1b1; else rLED_Out = 1b0; /*/ assign LED_Out = rLED_Out; /*/ endmodule類似的，led1_module.v、led2_module.v、led3_module.v、led4_module.v、led5_module.v內(nèi)，讓led1、led2、led3、led

17、4、led5分別在特定的時(shí)間段拉高輸出，其他時(shí)間段拉低輸出。最終形成了四個(gè)花樣的流水燈。分別是1、從左到右依次點(diǎn)亮；2、從右到左依次點(diǎn)亮；3、從兩邊向中間依次點(diǎn)亮；4、從中間向兩邊依次點(diǎn)亮。即Count1 led0 led1 led2 led3 led4 led50-： 1 0 0 0 0 0- 0 1 0 0 0 0- 0 0 1 0 0 0- 0 0 0 1 0 0- 0 0 0 0 1 0 - 0 0 0 0 0 1- 0 0 0 0 1 0- 0 0 0 1 0 0- 0 0 1 0 0 0- 0 1 0 0 0 0- 1 0 0 0 0 1- 0 1 0 0 1 0- 0 0 1 1

18、 0 0- 0 1 0 0 1 0- 1 0 0 0 0 1下一個(gè)循環(huán)3.4 頂層文件設(shè)計(jì)通過元件例化，將分頻模塊fenpin_module、頻率選擇模塊f_choice_module、led0_module、led1_module、led2_module、led3_module、led4_module和led5_module連結(jié)起來。形成一多路頻率選擇的彩燈循環(huán)控制器。首先定義總端口：module top_module( CLK, RSTn, LED_Out,f_choice1,f_choice2,f_choice3,); input CLK; input RSTn,f_choice1,f_

19、choice2,f_choice3; output 5:0LED_Out; /*/ 分頻器模塊連接： wire CLK1_Out,CLK2_Out,CLK3_Out; fenpin U7 ( .CLK( CLK ), .RSTn( RSTn ), .CLK1( CLK1_Out ), .CLK2( CLK2_Out ), .CLK3( CLK3_Out ) ); /*/ 數(shù)據(jù)選擇器模塊連結(jié)： choice_3 U8 ( .f_choice1(f_choice1), .f_choice2(f_choice2), .f_choice3(f_choice3), .RSTn( RSTn ), .CLK

20、1( CLK1_Out ), .CLK2( CLK2_Out ), .CLK3( CLK3_Out ), .CLK_OUT(CLKOut) ); 各個(gè)led模塊連結(jié)： /*/ wire LED0_Out; led0_module U1 ( .CLK( CLKOut ), .RSTn( RSTn ), .LED_Out( LED0_Out ) ); /*/ wire LED1_Out; led1_module U2 ( .CLK( CLKOut ), .RSTn( RSTn ), .LED_Out( LED1_Out ) ); /*/ wire LED2_Out; led2_module U3

21、( .CLK( CLKOut ), .RSTn( RSTn ), .LED_Out( LED2_Out ) ); /*/ wire LED3_Out; led3_module U4 ( .CLK( CLKOut ), .RSTn( RSTn ), .LED_Out( LED3_Out ) ); /*/ wire LED4_Out; led4_module U5 ( .CLK( CLKOut ), .RSTn( RSTn ), .LED_Out( LED4_Out ) ); /*/ wire LED5_Out; led5_module U6 ( .CLK( CLKOut ), .RSTn( RS

22、Tn ), .LED_Out( LED5_Out ) ); /*/ assign LED_Out = LED5_Out,LED4_Out,LED3_Out, LED2_Out, LED1_Out, LED0_Out; /*/endmodule四、 管腳分配 本設(shè)計(jì)采用alera公司的EP2C5Q208芯片，在Category中，選擇pin:在Edit下面的”To”和“l(fā)ocation”中，分別為輸入和輸出端口指定芯片的引腳。第一次下載時(shí)，首先點(diǎn)擊“Hardware Setup”,打開Hardware Setup對(duì)話框，然后點(diǎn)擊Add Hardware,選擇ByteBlaster II 后單擊”

23、Select Hardware”,下載形式為ByteBlaster II 。下載方式分別有AS下載和JTAG下載。 結(jié)果證實(shí)調(diào)試成功。五 、心得體會(huì)經(jīng)過2天的程序編寫和FPGA系統(tǒng)的下載調(diào)試，我不僅鞏固了書本的知識(shí)，也進(jìn)一步熟悉了Verilog語言的使用和編寫，還對(duì)Quartus II 軟件的使用更加熟練，也了解了FPGA開發(fā)系統(tǒng)的使用。通過這次課程設(shè)計(jì)，我認(rèn)識(shí)到掌握書本的知識(shí)是遠(yuǎn)遠(yuǎn)不夠，還要通過實(shí)踐來鞏固和提高。通過實(shí)踐 ，讓我對(duì)verilog理解更加深入，也對(duì)FPGA 開發(fā)有了較深入的理解。為以后工作實(shí)踐打下良好基礎(chǔ)。六 、參考文獻(xiàn)陳先朝，硬件描述語言與EDA技術(shù)實(shí)踐指導(dǎo)書，2015年5月

24、潘松等編著，EDA技術(shù)與Verilog HDL ，電子工業(yè)出版社，2013年；現(xiàn)代數(shù)字電子技術(shù)及Verilog設(shè)計(jì)，清華大學(xué)出版社，2014年； 王金明等編著，EDA技術(shù)與Verilog HDL設(shè)計(jì)，電子工業(yè)出版社，2013年；劉靳等編著，Verilog程序設(shè)計(jì)與EDA ，西安電子科技大學(xué)出版社，2012年；劉福奇主編，Verilog HDL 應(yīng)用程序設(shè)計(jì)實(shí)例精講，電子工業(yè)出版社，2012年；周潤(rùn)景等主編，基于Quartus 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解，電子工業(yè)出版社，2010附錄：fenpin.vmodule fenpin(CLK,RSTn,CLK1,CLK2,CLK3);

25、 input CLK; input RSTn; output CLK1,CLK2,CLK3; reg CLK2,CLK3;reg 3:0a;/*frequency dividing 3*/always (posedge CLK or negedge RSTn) if( !RSTn ) a = 1d0; else if (CLK&a=3d3) begin CLK2=1d1; a=1d0; end else begin CLK2=1d0; a=a+1d1; endreg 4:0b;/*frequency dividing 6*/always (posedge CLK or negedge RSTn

26、) if( !RSTn ) b = 1d0; else if (CLK&b=4d6) begin CLK3=1d1; b=1d0; end else begin CLK3=1d0; b=b+1d1; end/*/ assign CLK1 = CLK; /*/endmodule choice_3.v:module choice_3( f_choice1, f_choice2,f_choice3,RSTn, CLK1,CLK2,CLK3,CLK_OUT); input f_choice1,f_choice2,f_choice3; input RSTn,CLK1,CLK2,CLK3; output

27、CLK_OUT; reg CLK_OUT;reg 3:0 c;always (negedge f_choice1 or negedge f_choice2 or negedge f_choice3 or negedge RSTn) if( !RSTn ) c = 1d0; else if(!f_choice1) c=3d0; else if(!f_choice2) c=3d1; else if(!f_choice3) c=3d2; /*/ always (*) case (c) 3d0:CLK_OUT=CLK1; 3d1:CLK_OUT=CLK2; 3d2:CLK_OUT=CLK3; defa

28、ult : CLK_OUT=CLK1; endcase /*/endmoduleLed0_module:module led0_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ parameter T100MS = 25d15_000_000; /*/ reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 = 25d0; el

29、se Count1 = Count1 + 1b1; /*/reg rLED_Out;always ( posedge CLK or negedge RSTn ) if( !RSTn ) rLED_Out = 25d0 & Count1 25d1_000_000 ) rLED_Out = 25d10_000_000 & Count1 25d11_000_000 ) rLED_Out = 25d14_000_000 & Count1 25d15_000_000 ) rLED_Out = 1b1; else rLED_Out = 1b0; /*/ assign LED_Out = rLED_Out;

30、 /*/ EndmoduleLed1_module.vmodule led1_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ parameter T100MS = 25d15_000_000; /*/ reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 = 25d0; else Count1 = Count1 + 1b1;

31、 /*/reg rLED_Out;always ( posedge CLK or negedge RSTn ) if( !RSTn ) rLED_Out = 25d1_000_000 & Count1 25d2_000_000 ) rLED_Out = 25d9_000_000 & Count1 25d10_000_000 ) rLED_Out = 25d11_000_000 & Count1 25d12_000_000 ) rLED_Out = 25d13_000_000 & Count1 25d14_000_000 ) rLED_Out = 1b1; else rLED_Out = 1b0

32、; /*/ assign LED_Out = rLED_Out; /*/ endmoduleled2_module.v:module led2_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ parameter T100MS = 25d15_000_000; /*/ reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 =

33、25d0; else Count1 = Count1 + 1b1; /*/reg rLED_Out;always ( posedge CLK or negedge RSTn ) if( !RSTn ) rLED_Out = 25d2_000_000 & Count1 25d3_000_000 ) rLED_Out = 25d8_000_000 & Count1 25d9_000_000 ) rLED_Out = 25d12_000_000 & Count1 25d13_000_000 ) rLED_Out = 1b1; else rLED_Out = 1b0; /*/ assign LED_O

34、ut = rLED_Out; /*/ endmoduleled3_module.v:module led3_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ parameter T100MS = 25d15_000_000; /*/ reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 = 25d0; else Count1

35、= Count1 + 1b1; /*/reg rLED_Out;always ( posedge CLK or negedge RSTn ) if( !RSTn ) rLED_Out = 25d3_000_000 & Count1 25d4_000_000 ) rLED_Out = 25d7_000_000 & Count1 25d8_000_000 ) rLED_Out = 25d12_000_000 & Count1 25d13_000_000 ) rLED_Out = 1b1; else rLED_Out = 1b0; /*/ assign LED_Out = rLED_Out; /*/

36、 Led4_module.v:endmodule module led4_module( CLK, RSTn, LED_Out); input CLK; input RSTn; output LED_Out; /*/ parameter T100MS = 25d15_000_000; /*/ reg 25:0Count1; always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count1 = 25d0; else if( Count1 = T100MS ) Count1 = 25d0; else Count1 = Count1 + 1b1; /*/reg rLED_Out;alway