第七部分集成電路的可測(cè)試性設(shè)計(jì)

1、集成電路的可測(cè)試性設(shè)計(jì)集成電路的復(fù)雜度要求計(jì)算機(jī)技術(shù)的發(fā)展一、集成電路的設(shè)計(jì)驗(yàn)證1、功能驗(yàn)證技術(shù)功能驗(yàn)證的目的是保證設(shè)計(jì)實(shí)現(xiàn)符合規(guī)格定義，保證RTL描述與規(guī)格定義的功能一致性。輸入（激勵(lì)）設(shè)計(jì)測(cè)試輸出（響應(yīng)）測(cè)試平臺(tái)設(shè)計(jì)規(guī)范輸入（激勵(lì)）設(shè)計(jì)測(cè)試輸出（響應(yīng)）設(shè)計(jì)規(guī)范期望輸出比較結(jié)果自檢查的TESTbench2、時(shí)序分析技術(shù)（STA，Static Timing Analysis)時(shí)序分析技術(shù)根據(jù)電路網(wǎng)表的拓?fù)浣Y(jié)構(gòu)，檢查電路中的所有路徑的時(shí)序特性，測(cè)試路徑的理論覆蓋率可以達(dá)到100%。時(shí)序分析無(wú)法驗(yàn)證電路功能的正確性，這一點(diǎn)必須由RTL級(jí)的功能仿真來(lái)保證。一般時(shí)序分析技術(shù)包含以下三個(gè)步驟：A, 把設(shè)

2、計(jì)分解為不同的時(shí)序路徑集合B，計(jì)算每條路徑的延遲信息C，檢查所有路徑的延遲，分析是否滿足時(shí)序約束。D QD Q邏輯邏輯邏輯邏輯ACLKZ路徑1路徑2路徑3路徑4靜態(tài)時(shí)序分析所要做的主要包括以下內(nèi)容：A、建立時(shí)間和保持時(shí)間B、門(mén)控時(shí)鐘檢查。C、時(shí)鐘脈沖寬度檢查(高電平寬度和低電平寬度）。D QD Q邏輯邏輯CLK數(shù)據(jù)路徑時(shí)鐘路徑A、建立時(shí)間檢查的目的是確保數(shù)據(jù)在時(shí)鐘的有效沿到來(lái)之前到達(dá)。如上圖所示，數(shù)據(jù)不能到達(dá)太晚。我們可以得到時(shí)序路徑的時(shí)間余量（Slack)的計(jì)算公式。Slack=(時(shí)鐘有效沿最早到達(dá)的時(shí)間-寄存器固有的建立時(shí)間）-數(shù)據(jù)到達(dá) 的最早時(shí)間Slack不能為負(fù)數(shù)。保持時(shí)間的檢查是為了

3、確保數(shù)據(jù)在時(shí)鐘的有效沿后能夠穩(wěn)定并保持足夠長(zhǎng)的時(shí)間使時(shí)鐘能夠正確的采樣到數(shù)據(jù)。B、對(duì)于有門(mén)控電路的時(shí)鐘設(shè)計(jì)，時(shí)鐘有兩種狀態(tài)，關(guān)斷和使能。clkclkengateclkclkclkengateclkRequired gate時(shí)鐘不全時(shí)鐘毛刺3、形式驗(yàn)證技術(shù)（formal verification)形式驗(yàn)證技術(shù)是一種靜態(tài)驗(yàn)證手段，根據(jù)電路結(jié)構(gòu)，靜態(tài)的判斷兩個(gè)設(shè)計(jì)在功能上是否等價(jià)。常用來(lái)判斷一個(gè)設(shè)計(jì)在修改前和修改后其功能是否保持一致。RTL設(shè)計(jì)綜合優(yōu)化測(cè)試結(jié)構(gòu)插入I/O插入布局時(shí)鐘樹(shù)插入布線ECO綜合的結(jié)果是不是所設(shè)計(jì)。后面的設(shè)計(jì)在功能上與原始設(shè)計(jì)相同嗎。二、集成電路測(cè)試介紹n測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)

4、程中的缺陷，并挑出廢品的過(guò)程。n測(cè)試的基本情況：封裝前后都需要進(jìn)行測(cè)試。(中測(cè)和成測(cè)）n測(cè)試與驗(yàn)證的區(qū)別：目的、方法和條件n測(cè)試的難點(diǎn)：復(fù)雜度和約束。n可測(cè)性設(shè)計(jì)：有利于測(cè)試的設(shè)計(jì)。降低測(cè)試的復(fù)雜度和成本。簡(jiǎn)單的測(cè)試?yán)覣BZA=1,B=1 =Z=1A=0,B=1=Z=0A=1,B=0=Z=0A=0,B=0=Z=0完整的測(cè)試可測(cè)性設(shè)計(jì)舉例n可控性：l可觀性：CKDQINOUTCKRSTCA32位計(jì)數(shù)器In2In1Out基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。故障舉例物理缺陷邏輯等效邏輯門(mén)故障模型n固定值邏輯：所有缺陷都表現(xiàn)為邏輯門(mén)層次上線網(wǎng)的邏輯值被

5、固定為0或者1。表示：s-a-1, s-a-0。n橋接n邏輯門(mén)故障模型的局限性故障的等效和從屬&ZABCs-a-0s-a-1&ZABCs-a-1s-a-0故障等效故障從屬故障類型與測(cè)試碼 測(cè)試碼 故障 A B C Z1 1 1 0A/0, B/0, C/0, Z/1 0 1 1 1A/1,Z/0 1 0 1 1B/1,Z/0 1 1 0 1C/1,Z/0 基本概念2：測(cè)試向量和測(cè)試圖形n測(cè)試向量：加載到集成電路的輸入信號(hào)稱為測(cè)試向量（或測(cè)試矢量）。n測(cè)試圖形：測(cè)試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測(cè)試圖形。測(cè)試儀n測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)

6、試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測(cè)響應(yīng)。目前，測(cè)試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測(cè)試向量。 測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe2226測(cè)試儀特點(diǎn)n同步時(shí)序n激勵(lì)的波形有限n響應(yīng)的測(cè)試時(shí)刻有限n支持clock burst測(cè)試儀的規(guī)定波形舉例breakdinc

7、lkHDB+HDB-inputinputoutputoutput管腳信號(hào)圖 測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：tg1tg2sb1測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：tg1tg2sb1測(cè)試向量的生成n人工法n程序自動(dòng)生成n自測(cè)試手工生成n故障建立n故障傳播n決策及測(cè)試碼生成故障圖&ABCDEFGHJs-a-1K手工測(cè)試碼&ABCDEFGHJs-a-1K(0)(0)(1)(1)(1)(1)(X)1/00/1組合邏輯測(cè)試法1：差分法n差分法(Boolean difference method)是一種測(cè)試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過(guò)運(yùn)算來(lái)確定測(cè)

8、試向量。 差分法),(),()(11niniixxxfxxxfXfdxd1)()(Xfdxdi定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就不能。差分法的性質(zhì))()()()()()()()()()()()()()()()()()()()()()(XgdxdXfdxdXfdxdXgXgdxdXfXgXfdxdXgdxdXfdxdXfdxdXgXgdxdXfXgXfdxdXfdxddxdXfdxddxdXfxddXfdxdXfdxdXfdxdiiiiiiiiiiijjiiiii差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為： )()()()()()()()(XfdxdXgXgXfdxdXfdx

9、dXgXgXfdxdiiii如果要檢測(cè)s-a-0的故障，則使用： )(Xfdxdxii如果要檢測(cè)s-a-1的故障，則使用：)(Xfdxdxii差分法的例子Ix1x2x3x4f(X)對(duì)于x1的錯(cuò)誤，推導(dǎo)如下： 43232424323211424324243232111)(xxxxxxxxxxxxxdxdxxxxxxxxxxxxxdxdXfdxd測(cè)試法2：D算法n激活n傳播n決策D算法D: 對(duì)于無(wú)故障電路， D 的值為 1， 對(duì)于故障電路 D的值為 0。 D : 對(duì)于無(wú)故障電路，D的值為 0，對(duì)于故障電路D的值為 1。 故障例子&a s-a-1ABCDEFGHJKLMNPQRSTb s-a

10、-1對(duì)于故障 a s-a-1: 故障激活：E=0 = M=1,A=1 = P=D 故障傳播：N=1, Q=1, R=1 =S=D, T=D 決策：L=0, 假設(shè) J=0 = B=1, C=1, H=1, D=0, K=1 測(cè)試矢量：A=B=C=1, D=E=0 對(duì)于故障 b s-a-1 故障激活：G=1,H=1,L=1 = R= D 故障傳播：N=1,P=1, Q=1 = S= D, T= D 決策：L=1=J=1,K=1 Q=1 = F=0 J=1 = 假設(shè) B=0 N=1 = 假設(shè) A=0 = P=1 H=1 = 假設(shè) C=0 無(wú)沖突 測(cè)試向量： A=B=C=F=0, G=1 SoC測(cè)試中

11、的幾個(gè)常用技術(shù)n靜態(tài)電源電流測(cè)試(Iddq)n掃描路徑法nBISTnBoundary ScanIddqnIddq: 靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。n一般設(shè)置：n沒(méi)有三態(tài)。n內(nèi)部RAM關(guān)閉。n上下拉電阻設(shè)置為合適電平。掃描路徑法n掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來(lái)預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。 掃描路徑法組合邏輯電路DDDTIDITECLKDO掃描路徑法n測(cè)試掃描路徑本身 n移入測(cè)試序列，

12、電路進(jìn)入正常工作，測(cè)試與掃描路徑相連的部分電路 n移出掃描路徑，檢查狀態(tài)的正確性 掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。 Avoid gated clocks or make them predictable when in test mode Avoid latches or make them transparent when in test mode Controllable asynchronous set/reset during test mode Avoid tri-state logic if possible Configure ASIC bi-direct pins as output only during test mode (make all output enables active) Use externally generated clocks Avoid combinatorial feedback loops掃描路徑的簡(jiǎn)單例子BISTn內(nèi)置式自測(cè)(BIST)n將一個(gè)激勵(lì)電路和一個(gè)響應(yīng)電路加在被測(cè)電路(CUT)中。激勵(lì)電路會(huì)產(chǎn)生大量激勵(lì)信號(hào)，并將其應(yīng)用于CUT中，響應(yīng)電路就用來(lái)對(duì)CUT的響應(yīng)進(jìn)行評(píng)測(cè)。n與ATE不同，BIST的性能不受負(fù)