常用中規(guī)模組合邏輯電路

1、輸出；F4、F3、F2、Fl為相加的和數(shù)。解 根據余3碼的定義可知，余3碼是由8421碼加3形成的代碼。所以，用4位二進制并行加法器實現(xiàn)8421碼到余3碼的轉換，只需從4位二進制并行加法器的輸入端A4、A3、A2和Al輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進制數(shù)0011，進位輸入端C0加上“0”，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應的余3碼。其邏輯電路圖如上圖?？捎靡黄?位二進制并行加法器和4個異或門實現(xiàn)上述邏輯功能。具體可將4位二進制數(shù)A直接加到并行加法器的A4、A3、A2和A1輸入端，4位二進制數(shù)B通過異或門加到并行加法器的B4、B3、B2和B1輸入端

2、。并將功能選擇變量M作為異或門的另一個輸入且同時加到并行加法器的C0進位輸入端。其余都是l。從真值表可知，該譯碼器的輸出為低電平有效。其次，對于8421碼中不允許出現(xiàn)的6個非法碼(1010-1111)，譯碼器輸出端Y0Y9均無低電平信號產生，即譯碼器對這6個非法碼拒絕翻譯。這種譯碼器的優(yōu)點是當輸入端出現(xiàn)非法碼時，電路不會產生錯誤譯碼。的借位Gi-1，輸出為差數(shù)Di和借位Gi。全減器的真值表如右表。便可在譯碼器輸出端得到3個變量的8個最小項的“非”。根據全減器的輸出函數(shù)表達式，將相應最小項的“非”送至與非門輸入端，便可實現(xiàn)全減器的功能。邏輯電路圖如右圖。算，即可實現(xiàn)給定函數(shù)F的功能。011111

3、111110011由真值表可知，輸入I0I7和輸出QA、QB、QC的有效工作電平均為低電平(即邏輯0，邏輯圖中與各輸入相連的門的輸入端的小圓圈不但表示非，同時表示輸入是低電平有效)。在I0I7輸入端中，下角標號碼越大的優(yōu)先級越高。例如，I0、I2、I3、I5和I7均為1，I1、I4和I6為0時，輸出按優(yōu)先級較高的I6編碼，即QCQBQA=001，而不是按優(yōu)先級較低的I1和I4編碼。此后，若I6變?yōu)?，則按I4編碼，QCQBQA=011。若I4也變?yōu)?，輸出才按I1編碼，QCQBQA=110。、EXD0=B，D1=B，D2=B，D3=B。Di。實現(xiàn)函數(shù)Fl和F2的電路圖如圖720所示。 、S1作

4、為數(shù)據輸入端，即可實現(xiàn)8路分配器的功能。根據T4193的功能表，可用上圖所示邏輯電路實現(xiàn)模10加法器的功能。圖中，LD和CPd接邏輯1，CPu接計數(shù)脈沖CP，T4193工作在累加計數(shù)狀態(tài)。當計數(shù)器輸出由1001變?yōu)?010時，圖中與門輸出為1，該信號接至清除端Cr，使計數(shù)器狀態(tài)立即變?yōu)?000，當下一個計數(shù)脈沖到達時，再由00000001，繼續(xù)進行加1計數(shù)。 模12減法計數(shù)器的邏輯電路圖如上圖。圖中，T4193的Cr端接地，CPu接邏輯1，CPd接計數(shù)脈沖CP，LD端受初態(tài)設置端和計數(shù)器狀態(tài)的控制，當LD為1時T4193工作在減法計數(shù)狀態(tài)。初態(tài)設置端平時為1，在電路開始工作時通過一個負脈沖信號

5、置入初態(tài)“1111”，使電路在計數(shù)脈沖作用下開始減1計數(shù)。當計數(shù)器輸出由0100變?yōu)?011時，圖中或門輸出由1變?yōu)?，并經與門送至LD端，使計數(shù)器立即置入1111，當下一脈沖到來時繼續(xù)進行減l計數(shù)。用4位二進制計數(shù)器級聯(lián)后，再恰當?shù)厥褂妙A置、清除等功能，便可構成模大于16的任意進制計數(shù)器。 例714 用兩片T4193型4位二進制同步可逆計數(shù)器構成模(147)10的加法計數(shù)器。解 由T1194的功能表可知，要滿足計數(shù)狀態(tài)變化序列，只需將D0D1D2D3接1100，DR與Q3連接，以實現(xiàn)環(huán)形計數(shù)。其邏輯電路圖如圖730所示。例716 用一片T1194和適當?shù)倪壿嬮T構成產生序列為10011001的脈沖序列發(fā)生器。 解 序列信號發(fā)生器可由移位寄存器和反饋邏輯電路構成，其結構框圖如下圖。假定序列發(fā)生器產生的序列周期為p，移位寄存器的級數(shù)(觸發(fā)器個數(shù))為n，應滿足關系式2np。本例的p=8，故n3，選擇n=