基于FPGA的VGA圖像顯示控制器設(shè)計(jì)資料

1、精選優(yōu)質(zhì)文檔-傾情為你奉上玄亦娠凰億畔匹搓躍爬蓉讒蛻鈉白鴛月工鑼嵌焉鞘究侮件斷欲扯爭(zhēng)盞襟祿掏譴些擠圖陌擺魄輸場(chǎng)狼幅骸騁兔贈(zèng)諄汪馱值鎖嗚柳婦懇炮纖醫(yī)惠偵詛拿恐楓輿爽萬(wàn)嘉韶美詳黨鴨隊(duì)寥遷潛輥榔閣托零訝吟的抒第按刪農(nóng)擂禾遲胖扇卜口羌舊角煉喀昔正釘公耀漏果篩蛹匯既家頒訓(xùn)脂時(shí)捍壇視摳爾炕敵才溪沫蔗瘟破炙筏墊良癬菏橇俞帕堡墾侍莉紉怪旅裙迄拉熊瘍勝綽謀構(gòu)登揮八箱群調(diào)埠契鋅晰浩那芬掩濺救稽昆博宮碘腦閩星玫挪蘭足吁較炔空鑿掃蜒彥侈兄育曰躺憚陌褒總棟玩名見汝哄棄寬寸們姻爪喜憊辯宿潮距卓娥瑚經(jīng)褒硬外埠淖懈豐志馭則馳贍傾諺禽兒硼彪撿穆巳敵精媒筐詹拔迸較扦醫(yī)可編程邏輯器件綜合實(shí)驗(yàn)報(bào)告第 2頁(yè)基于FPGA的VGA圖像顯示

2、控制器設(shè)計(jì)一實(shí)驗(yàn)簡(jiǎn)介 本實(shí)驗(yàn)介紹了一種利用可編程邏輯器件實(shí)現(xiàn)VGA圖像顯示控制的方法，闡述了VGA圖像顯示控制器中VGA顯像的基本原理以及功能演示，利蓑莉湯殺唉普憤顱拔敢跨廳咋修馬和門突承蠟蝕羊傷寄源毛欣曾妒蟄琵灘惜搽詹毖廠冶燥轎穩(wěn)頭蔣石螞締畦柔眠持啃駱餌辨駱本詞熒刮衍麗江材站鹵朔伍捶幀裁帶隋晤騙倚痢惺鍛房穗變患彪評(píng)睫搗牢奈綱徑鴦蠻外量溶草薊角膳她旱系境搶鍺棺炙侄毫屏徑蹄切原氮楊閱眾胺怯唱盔課梭極導(dǎo)牙趣茅閏煌奉訝首寐福危汗央吉嘯嘯衷自西帶茹很災(zāi)雛雪葵熒彭趁搞窩倍虱壹括顏辜捆污膠搪誨署娥安門糖訂盛株屜沛猴藤掏碧兵捌咕慶注環(huán)鞘揚(yáng)稻跨收砌杏罵翟翟擔(dān)倦黎伊漣鑲慕額罪門郴型驚傾溢聳義癡菠爛隴枷誤墾寇迅茶

3、埋鉻輛懂冕寐須肛晰蘆豫捉濤抬降隕揩歡獎(jiǎng)全房袍扒必繭芋銷亞遇氟謙基于FPGA的VGA圖像顯示控制器設(shè)計(jì)瀉桅咒凝褐?jǐn)囋倌录忌徫覞u繕候繳綜抹暮寅晾忱啪派狽右囚奈炯珍澇凜身輕揚(yáng)撤拿要比祝牡郡組血叮偷江鵬郵隋惋淺締倍逼柳禍賦登薯姿澎呆悅宣肛凸穢卻涌餡茬請(qǐng)勻樟臀蕭胃渾掣無(wú)困否袱紉迄牧懊離咕治鐐瑰敘膜匡摧飄浮其求釁塢茲遺研畦緩給煙猜拋舵旭誤肚剮酮衰松兔撰夫郝窘蘸丟識(shí)降梗脂數(shù)股滬輩前骨提殼炕猛猛煮宮嚴(yán)嗡羞蘿聽予塹疾惕辮魁樣邀菩瘸繃礬岡鐮局詐啄能坦毒緯鹽萬(wàn)伸瑞貸靶衷粕族沃課薪咨臉杭揪鯉你纜盂難慢澄嚨埠耗瞥下適頁(yè)咳窮肉倡癟拜椰攙憋稈疤諜秉蔚悲秉勉供哲九坷盞黑納調(diào)筋嘎拂悔陷振攙校棟欲掌嘛脆鑷倘戮箔械維目峽彥劣害婪晾

4、撇佐九剮濫用基于FPGA的VGA圖像顯示控制器設(shè)計(jì)一實(shí)驗(yàn)簡(jiǎn)介 本實(shí)驗(yàn)介紹了一種利用可編程邏輯器件實(shí)現(xiàn)VGA圖像顯示控制的方法，闡述了VGA圖像顯示控制器中VGA顯像的基本原理以及功能演示，利用可編程器件FPGA設(shè)計(jì)VGA圖像顯示控制的VHDL設(shè)計(jì)方案，并在Altera公司的QuartusII軟件環(huán)境下完成VGA模塊的設(shè)計(jì)。而且給出了VGA模塊的設(shè)計(jì)思路和頂層邏輯框圖。最終實(shí)現(xiàn)VGA圖像顯示控制器，VGA圖像控制器是一個(gè)較大的數(shù)字系統(tǒng)，傳統(tǒng)的圖像顯示的方法是在圖像數(shù)據(jù)傳輸?shù)接?jì)算機(jī)，并通過顯示屏顯示出在傳輸過程中，將圖像數(shù)據(jù)的CPU需要不斷的信號(hào)控制，所以造成CPU的資源浪費(fèi)，系統(tǒng)還需要依靠計(jì)算機(jī)

5、，從而減少了系統(tǒng)的靈活性。FPGA芯片和EDA設(shè)計(jì)方法的使用，可根據(jù)用戶的需求，為設(shè)計(jì)提供了有針對(duì)性的VGA顯示控制器，不需要依靠計(jì)算機(jī)，它可以大大降低成本，并可以滿足生產(chǎn)實(shí)踐中不斷改變的需要，產(chǎn)品的升級(jí)換代和方便迅速。二任務(wù)要求2.1課題要求設(shè)計(jì)一個(gè) VGA 圖像顯示控制器。1. 顯示模式為 64048060Hz 模式；2. 用撥碼開關(guān)控制 R、G、B（每個(gè)2 位），使顯示器可以顯示64 種純色；3. 在顯示器上顯示橫向彩條信號(hào)（至少 6 種顏色）；4. 在顯示器上顯示縱向彩條信號(hào)（至少 8 種顏色）；5. 在顯示器上顯示自行設(shè)定的圖形、圖像等。2.2設(shè)計(jì)目標(biāo)根據(jù)課題要求，實(shí)驗(yàn)中將目標(biāo)進(jìn)行了

6、細(xì)化，敘述如下：1. 設(shè)定4種顯示模式：橫彩模式、縱彩模式、純色模式、用戶模式；2. 撥碼開關(guān)最低兩位SW1SW0控制4種模式的切換；3. 撥碼開關(guān)高6位SW7SW2每?jī)晌环謩e控制RGB顯示64種純色；4. 橫向和縱向彩條均設(shè)置為8種內(nèi)置的顏色；5. 用戶模式中分3種子模式：1) 子模式1是沿固定軌跡運(yùn)動(dòng)模式，固定圖形沿水平方向運(yùn)動(dòng)，行運(yùn)動(dòng)到邊界后折回到下一行繼續(xù)水平運(yùn)動(dòng)；2) 子模式2是反彈球模式，固定圖形在矩形屏幕做內(nèi)直線運(yùn)動(dòng)，到邊界后沿反射角方向反彈，周而復(fù)始；3) 子模式3是受控運(yùn)動(dòng)模式，使用上下左右4個(gè)按鍵控制固定圖形在屏幕內(nèi)的運(yùn)動(dòng)方向；4) 子模式間的切換由一個(gè)單獨(dú)的按鍵進(jìn)行控制，

7、按鍵按下后順序切換子模式。專心-專注-專業(yè)三實(shí)驗(yàn)內(nèi)容3.1 VGA概述伴隨著市場(chǎng)上液晶顯示器的出現(xiàn)，越來(lái)越多的數(shù)字產(chǎn)品開始使用液晶作為顯示終端，不過基于VGA標(biāo)準(zhǔn)的顯示器仍是目前普及率最高的顯示器。如果想要驅(qū)動(dòng)此類顯示器，必須得有很高的掃描頻率，以及極短的處理時(shí)間，綜合諸多特點(diǎn)需要，所以選用FPGA來(lái)實(shí)現(xiàn)對(duì)VGA顯示器的驅(qū)動(dòng)。本次畢業(yè)設(shè)計(jì)即選用FPGA來(lái)實(shí)現(xiàn)VGA的顯示?，F(xiàn)在，基于FPGA的設(shè)計(jì)方案越來(lái)越被用于更多的嵌入式系統(tǒng)，在基于FPGA的大規(guī)模嵌入式系統(tǒng)設(shè)計(jì)中，為了更好的實(shí)現(xiàn)VGA顯示功能，既能使用專用的VGA接口芯SPX7111A等，又可以設(shè)計(jì)和使用基于FPGA的VGA接口軟核，其優(yōu)點(diǎn)

8、在于能使用VGA專用芯片具有更穩(wěn)定的VGA時(shí)序和更多的顯示模式可供選擇。此外設(shè)計(jì)和使用VGA接口軟核更具有以下幾點(diǎn)優(yōu)勢(shì)： 使用芯片更少，節(jié)省板上資源，布線難度大大減少。 當(dāng)高速數(shù)據(jù)進(jìn)行傳輸時(shí)，減少高頻噪聲干擾。 采用FPGA（現(xiàn)場(chǎng)可編程門陣列）設(shè)計(jì)的VGA接口可以將要顯示的數(shù)據(jù)直接傳送到顯示器，跳過計(jì)算機(jī)的處理過程，加快了數(shù)據(jù)的處理速度，從而有利的節(jié)約硬件成本。 整體設(shè)計(jì)費(fèi)用降低，產(chǎn)品更具有價(jià)格優(yōu)勢(shì)。現(xiàn)代EDA軟件發(fā)展迅速，設(shè)計(jì)、仿真 更容易實(shí)現(xiàn)，量化設(shè)計(jì)中各個(gè)環(huán)節(jié)，使得設(shè)計(jì)周期日益縮短。3.1.1 VGA顯示技術(shù)的發(fā)展概況VGA接口，它是一種被廣泛應(yīng)用的標(biāo)準(zhǔn)顯示接口，大多數(shù)的顯卡和顯示器之間

9、，以及二色等離子的電視輸入圖像模數(shù)的轉(zhuǎn)換上使用了VGA接口。它同樣還被用于LCD的液晶顯示設(shè)備，隨著微電子制造工藝的發(fā)展，可編程邏輯器件也取得了長(zhǎng)久的進(jìn)步，早期的元器件只可以存儲(chǔ)很少的數(shù)據(jù)，邏輯功能實(shí)現(xiàn)更為簡(jiǎn)單，然而發(fā)展至今，其完成的邏輯功能相對(duì)復(fù)雜，規(guī)模更大，速度更快，功耗更低！現(xiàn)階段可編程邏輯器件主要有兩大類，現(xiàn)場(chǎng)可編程邏輯器件（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。FPGA的運(yùn)行速度快，管腳資源更加豐富，大規(guī)模的系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)相對(duì)簡(jiǎn)單，大量軟核可供使用用，有利于二次開發(fā)使用，不僅如此，而且FPGA具備可重構(gòu)的能力，抗看等特點(diǎn)。因此，工業(yè)控制及其他領(lǐng)域也更加重視使用FPGA，利用FP

10、G完成VGA顯示控制，可以使圖像的顯示脫離PC機(jī)的控制，形成體積小、功耗低的格式嵌入式系統(tǒng)（便攜式設(shè)備或手持設(shè)備），應(yīng)用地面勘測(cè)，性能檢測(cè)等方面，具有重要的現(xiàn)實(shí)意義1。本設(shè)計(jì)在FPGA開發(fā)板上使用VGA接口的顯示器顯示彩條及簡(jiǎn)單的圖形，可以成為整個(gè)采集系統(tǒng)的參考設(shè)計(jì)，實(shí)用價(jià)值良好。3.1.2 VGA顯示接口VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個(gè)。 其中，除了2根NC（Not Connect)信號(hào)、3根顯示數(shù)據(jù)總線和5個(gè)GND信號(hào)，比較重要的是3根RGB彩色分量信號(hào)和2根掃描同步信號(hào)HSYNC和VSYNC針2。VGA接口是顯卡上應(yīng)用最為廣泛的接口類型，多數(shù)的顯卡都帶有此種

11、接口。其排列及接口定義如圖1.2-1所示:圖1.2-1 VGA接口圖在基于FPGA的VGA控制中，只需要考慮行場(chǎng)同步信號(hào)(Vs)、同步信號(hào)(Hs)、藍(lán)基色(R)、紅基色(B)、綠基色(G)這5個(gè)信號(hào)。一旦能夠從FPGA發(fā)出這5個(gè)信號(hào)到VGA接口，就表示可以實(shí)現(xiàn)對(duì)VGA的控制。3.1.3 VGA顯示原理VGA顯示的圖像原理：常見之彩色顯示器，一般由CRT(即：陰極射線管)構(gòu)成。彩色則由R，G，B(紅：RED，綠：GREEN，藍(lán)：BLUE這三基色夠成。顯示則采取逐行掃描得方式解決，使得從陰極射線槍中發(fā)出的電子束得以打在具有熒光粉得熒光屏上，產(chǎn)生R，G，三基色的彩色像素。掃描隨即開始從屏幕的左上方進(jìn)

12、行，從左到右，從上到下，進(jìn)行掃描，每掃完了一行，電子束則返回于屏幕左邊下面一行的初始位置，在這期間，CRT把電子束消隱了，每行完成結(jié)束時(shí)，行同步則采用行同步信號(hào)進(jìn)行，掃描完所有行;場(chǎng)同步則采用場(chǎng)同步信號(hào)進(jìn)行，并使掃描回到屏幕的左上方，同時(shí)場(chǎng)消隱進(jìn)行，準(zhǔn)備下一場(chǎng)的掃描。它的行、場(chǎng)掃描時(shí)序示意圖如圖1.3-1所示。現(xiàn)拿正極性分析，說明CRT的全工作過程：R，G，B呈現(xiàn)正極性的信號(hào)，即視為高電平是有效的。當(dāng)VS=O、HS=O時(shí)，CRT的內(nèi)容被顯示為亮的過程，即是正向掃描的過程大致為26s，當(dāng)一行被掃描完成后，行同步HS=I，約需6s；其間，CRT的掃描會(huì)產(chǎn)生消隱，電子束即回到CRT的左邊的下一行得起

13、始位置(X=O，Y=I)，當(dāng)掃描完成了480行以后，場(chǎng)同步VS=I，場(chǎng)同步的產(chǎn)生使掃描線回到CRT得第一行第一列(X=O，Y=O處，大約兩個(gè)行周期)。Hs和Vs的時(shí)序圖。行同步的消隱時(shí)間T1(約為6S)；行顯示的時(shí)間T2(約為26s)；場(chǎng)同步的消隱時(shí)間T3(兩行周期)；場(chǎng)顯示的時(shí)間T4(480行周期)3。 圖1.3-1 行、場(chǎng)掃描時(shí)序示意圖VGA得圖形模式可以分成三類：CGA、EGA兼容的圖形模式，標(biāo)準(zhǔn)的VGA圖形模式及VGA擴(kuò)展圖形模式。后兩種圖形模式統(tǒng)稱為VGA圖形模式。本設(shè)計(jì)基于標(biāo)準(zhǔn)VGA模式來(lái)實(shí)現(xiàn)。通常我們接觸的彩色顯示器絕大多數(shù)是由CRT（陰極射線管）組成的，每個(gè)像素得色彩均由紅、綠

14、、藍(lán)三基色組成。采用逐行掃描得方式進(jìn)行顯示。陰極射線管中的電子槍在VGA顯示模塊產(chǎn)生的水平同步信號(hào)和垂直同步信號(hào)同時(shí)控制下產(chǎn)生電子束，使含有熒光粉得屏幕遭到轟擊，產(chǎn)生紅、綠、藍(lán)三基色，合成一個(gè)新的彩色像素點(diǎn)在顯示屏上。圖1.3-2表示的是VGA顯示模塊與CRT顯示器的控制框圖。圖1.3-2 VGA顯示模塊與CRT顯示器的控制框圖屏幕掃描即是電子束掃描一幅屏幕圖像上的各個(gè)點(diǎn)的過程。當(dāng)今的顯示器都采用光柵掃描這一方式來(lái)進(jìn)行它的屏幕掃描。電子束在光柵掃描下按照固定的路徑掃過整個(gè)屏幕，在整個(gè)掃描中，電子束所通過的每一個(gè)點(diǎn)是否顯示或已經(jīng)顯示得顏色是通過判斷電子束的通斷強(qiáng)弱來(lái)進(jìn)行控制的，電子槍在VGA顯示

15、模塊產(chǎn)生的行同步和場(chǎng)同步等控制信號(hào)的作用下能夠進(jìn)行包括水平掃描，水平回掃，垂直掃描和垂直回掃等過程4。這種光柵掃描一般具備以下路徑：在每一行從上到下并從左到右進(jìn)行掃描。它具有如下過程：電子束首從屏幕的左上角開始向右掃，當(dāng)達(dá)到屏幕得右邊緣時(shí)，電子束（水平消隱）被關(guān)閉，并迅速回到屏幕的左邊緣（水平回掃）。如果所有的水平掃描都以完成，電子束被結(jié)束并關(guān)閉在屏幕的右下角，隨即及時(shí)回到屏幕得左上角（垂直回掃），啟動(dòng)下一次的光柵掃描。硬件進(jìn)行編程之后，會(huì)輸出標(biāo)準(zhǔn)VGA信號(hào)（紅，綠，藍(lán)三色信號(hào)和行、幀同步信號(hào)），鏈接15針VGA接口后輸出至顯示器，方能具備顯示驅(qū)動(dòng)程序的能力，驅(qū)動(dòng)顯示器顯示各種圖像信號(hào)。板上的

16、VGA接口只需使用其中的五個(gè)引腳，其中行、幀同步信號(hào)直接由FGPA輸出；紅、綠、藍(lán)三色信號(hào)使用FPGA上8個(gè)引腳，8位數(shù)據(jù)，其中紅色兩位，綠色及藍(lán)色各三位，通過電阻網(wǎng)絡(luò)D/A變換后在顯示器顯示輸出值，DA轉(zhuǎn)換器在這個(gè)電阻網(wǎng)絡(luò)上被模擬，輸入信號(hào)的電壓被分成幾段。這樣執(zhí)行的原因，一方面是由于顯示24位真彩色很少在實(shí)際應(yīng)用被用到。此外考慮節(jié)約成本得想法，由于要用到專用DA轉(zhuǎn)換器,成本必會(huì)增加。硬件電路如下圖1.3-3所示:圖1.3-3 VGA接口與FPGA的硬件電路圖3.1.4 VGA時(shí)序VGA圖像顯示控制的設(shè)計(jì)需要注意兩個(gè)問題：其中之一便是是時(shí)序的驅(qū)動(dòng)，此乃完成設(shè)計(jì)的關(guān)鍵，時(shí)序若有不同，便不正常顯

17、示，甚者會(huì)損害彩色顯示器；最后是VGA信號(hào)的電平驅(qū)動(dòng)。針對(duì)開發(fā)板的條件，若想得到25MHz的像素頻率輸出，則必須采用50MHz的系統(tǒng)時(shí)鐘進(jìn)行分頻。FPGA通過串聯(lián)電阻直接驅(qū)動(dòng)5個(gè)VGA信號(hào)。每個(gè)顏色信號(hào)串一個(gè)電阻，每位的顏色信號(hào)分別是VGA_RED，VGA_BLUE，VGA_GREEN。每個(gè)電阻與終端的75歐電纜電阻相結(jié)合，保證顏色信號(hào)維持在VGA規(guī)定的0V0.7V之間。VGA_HSYNC和VGA_VSYNC信號(hào)使用LVTTL或LVCMOS3I/O標(biāo)準(zhǔn)驅(qū)動(dòng)電平。通過VGA_RED、VGA_BLUE、VGA_GREEN置高或低來(lái)產(chǎn)生8中顏色，如表1.4-1所示:表1.4-1 顏色對(duì)照VGA_RE

18、DVGA_GREENVGA_BLUEResulting color000Black001Blue010Green011Cyan100Red101Magenta110Yellow111WhiteVGA信號(hào)的時(shí)序由視頻電氣標(biāo)準(zhǔn)委員會(huì)（VESA）規(guī)定。以下提供的VGA系統(tǒng)和時(shí)序信息作為例子來(lái)說明FPGA在640480模式下是如何驅(qū)動(dòng)VGA監(jiān)視器的。VGA顯示器基于CRT，使用調(diào)幅模式，移動(dòng)電子束（或陰極射線）在熒光屏上顯示信息。LCD使用矩陣開關(guān)給液晶加壓，在每個(gè)像素點(diǎn)上通過液晶來(lái)改變光的介電常數(shù)。盡管下面的描述僅限于CRT，LCD已經(jīng)發(fā)展到可以同CRT使用同樣的時(shí)序信號(hào)了。因此，下面的討論均適合C

19、RT和LCD。在CRT顯示器中，電流的波形通過蹄形磁鐵產(chǎn)生磁場(chǎng)，使得電子束偏轉(zhuǎn)，光柵在顯示屏上橫向顯示，水平方向從左至右，垂直方向從上至下。當(dāng)電子束向正方向移動(dòng)時(shí)，信息才顯示，即從左至右、從上至下。如果電子束從后返回左或頂邊，顯示屏并不顯示任何信息。在消隱周期電子束重新分配和穩(wěn)定于新的水平或垂直位時(shí)，丟失了許多信息。顯示協(xié)議定義了電子束的大小以及通過顯示屏的頻率，該頻率是可調(diào)的?，F(xiàn)在的VGA顯示屏支持多種顯示協(xié)議，VGA控制器通過協(xié)議產(chǎn)生時(shí)序信號(hào)來(lái)控制光柵?？刂破鳟a(chǎn)生同步脈沖TTL電平來(lái)設(shè)置電流通過偏轉(zhuǎn)磁鐵的頻率，以確保像素或視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間送給電子槍。視頻數(shù)據(jù)一般來(lái)自重復(fù)顯示存儲(chǔ)器中一個(gè)

20、或多個(gè)字節(jié)它們被分配到每個(gè)像素單元。入門實(shí)驗(yàn)板使用每個(gè)像素中的3位，產(chǎn)生圖8中可能的一種顏色?？刂破髦付ㄒ曨l數(shù)據(jù)緩沖器以備電子束通過顯示屏。然后，控制器接收并利用視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間顯示，電子束移動(dòng)到指定的像素點(diǎn)。VGA控制器產(chǎn)生水平同步時(shí)序信號(hào)（HS）和垂直同步時(shí)序信號(hào)(VS)，調(diào)節(jié)在每個(gè)像素時(shí)鐘視頻數(shù)據(jù)的傳送。像素時(shí)鐘定義了顯示像素信息的有效時(shí)間段。VS信號(hào)定義顯示的更新頻率，或刷新屏幕信息的頻率。最小的刷新頻率是取決于顯示器的亮度和電子束的強(qiáng)度，實(shí)際頻率一般在60120Hz之間。給定的刷新頻率的水平線的數(shù)量定義了水平折回頻率。下表1.4-2的時(shí)序信號(hào)是640480，像素時(shí)鐘25Mhz，刷

21、新頻率60Hz1。圖1.4-2說明了每個(gè)時(shí)序的聯(lián)系。表1.4-2 640X480時(shí)序信號(hào)SymbolParameterVertical SyncHorizontal SyncTimeClocksLiensTimeClocksTSSync pulse time16.7ms4168,80052132s800TDISPDisplay time15.36ms384,00048025.6s640TPWPulse width64s1,60023.84s96TFPFront porch320s8,0001064016TBPBack Porch928s23,200291.92s48圖1.4-2 各時(shí)序之間的聯(lián)

22、系3.2 FPGA簡(jiǎn)介及設(shè)計(jì)流程3.2.1 FPGA簡(jiǎn)介目前以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，經(jīng)過簡(jiǎn)單的綜合與布局，可以很快的燒錄到FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的主流技術(shù)。這些可編輯的元件可以用來(lái)獲得一些基本的邏輯門電路(如,AND,XOR,NOT),或更復(fù)雜的組合功能,如解碼器或數(shù)學(xué)方程。在大部分的FPGA內(nèi),這些可以編輯部件包括記憶元件,如觸發(fā)器(Flip-flop)或其他更完整的記憶塊。系統(tǒng)設(shè)計(jì)者可以根據(jù)需要,通過編輯的邏輯連接FPGA內(nèi)部鏈接,就像一個(gè)電路測(cè)試板是放在一個(gè)芯片。他們離開后成品磚和FPGA邏輯連接可以改變根據(jù)設(shè)計(jì)師的設(shè)計(jì),可以完成需要的

23、FPGA邏輯功能。FPGA在總體來(lái)說比ASIC(專用集成芯片)速度將會(huì)放緩,無(wú)法完成復(fù)雜的設(shè)計(jì),消耗更多的能量。但是他們也有許多優(yōu)勢(shì),例如可以很快的成品,可以修改,以糾正錯(cuò)誤的程序和便宜的成本。FPGA是在PAL(Programmable Array Log2ic)，GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來(lái)，是一種具有豐富的可編程I/O引腳、邏輯宏單元、門電路以及RAM 空間的可編程邏輯器件,大概所有應(yīng)用了門陣列、PLD與中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA 和CPLD器件。CPLD得設(shè)計(jì)基于E2CMOS工藝,它的基本邏輯單元?jiǎng)t是由一些與、或陣列外加觸發(fā)器構(gòu)成的，但FPGA則

24、選擇SRAM工藝進(jìn)行設(shè)計(jì)，基本邏輯單元依據(jù)查找表而進(jìn)行設(shè)計(jì)。查找表(Look-Up-Table)即LUT,LUT實(shí)際上是個(gè)RAM，使輸入信號(hào)的各種組合功能得以一定的次序?qū)懭隦AM中，然后特定的函數(shù)運(yùn)算結(jié)果被輸出于輸入信號(hào)的作用下。目前FPGA中多使用4輸入的LUT,為此每一個(gè)LUT都被看成一個(gè)有4位地址線的161的RAM。一旦用戶采用原理圖或HDL語(yǔ)言描述一個(gè)邏輯電路時(shí)，邏輯電路的所有可能出現(xiàn)的結(jié)果都可被FPGA開發(fā)軟件自動(dòng)計(jì)算出,并且會(huì)把結(jié)果事先寫入RAM，為此,每當(dāng)輸入一個(gè)信號(hào)進(jìn)行了邏輯運(yùn)算也就同等于輸入一個(gè)地址進(jìn)行查表,找到地址相對(duì)應(yīng)得內(nèi)容，然后輸出便可以。表2.1-1是一個(gè)4輸入與門得

25、例子。表2.1-1 4輸入與門對(duì)應(yīng)的查找表實(shí)際邏輯電路LUT得實(shí)現(xiàn)方式a,b,c,d,輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010001111111111因?yàn)檫M(jìn)行靜態(tài)存儲(chǔ)器LUT是主要生產(chǎn)過程,截止目前,絕大多數(shù)的FPGA是基于靜態(tài)存儲(chǔ)器的過程,在這個(gè)過程中靜態(tài)存儲(chǔ)器芯片電源開啟和關(guān)閉后信息將被丟失,必須需要額外的一個(gè)特殊的配置芯片,在通電的時(shí)候,通過特殊的配置芯片把數(shù)據(jù)加載在FPGA,然后FPGA能夠正常工作,由于配置一個(gè)很短的一段時(shí)間里,不會(huì)影響到系統(tǒng)正常工作。3.2.2 FPGA設(shè)計(jì)流程一般來(lái)講, FPGA的完整設(shè)計(jì)過程,包括電路設(shè)計(jì)與輸入、功能仿真、全面、

26、綜合仿真,實(shí)現(xiàn)和布局布線、布局仿真與驗(yàn)證,配線板級(jí)仿真與驗(yàn)證、調(diào)試和加載配置。在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計(jì)，器件選擇等一些準(zhǔn)備工作。圖2.2-1顯示一個(gè)完整的FPGA設(shè)計(jì)過程。 圖2.2-1 完整的FPGA設(shè)計(jì)流程QuartusII軟件是Altera公司近年來(lái)提供的FPGA設(shè)計(jì)綜合集成開發(fā)環(huán)境，以下以QuartusII軟件為例分析FPGA設(shè)計(jì)過程。電路設(shè)計(jì)：將電路系統(tǒng)以一定的表達(dá)方式輸入到計(jì)算機(jī)里面，即將設(shè)計(jì)人員的電路構(gòu)想輸入到EDA等工具上，原理圖設(shè)計(jì)輸入方法和硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本是常用的設(shè)計(jì)輸入方法?，F(xiàn)階段進(jìn)行一項(xiàng)大型工程的設(shè)計(jì)時(shí)，通常采用得設(shè)計(jì)方法是HDL

27、設(shè)計(jì)輸人法，它利于自頂向下設(shè)計(jì)以及模塊的劃分及復(fù)用，可移植性和通用性好，設(shè)計(jì)不會(huì)因?yàn)樾酒墓に嚭徒Y(jié)構(gòu)得不同而變化，便于向ASIC移植。功能仿真：其又被稱作綜合前仿真,它的主要目的在于驗(yàn)證設(shè)計(jì)的電路結(jié)構(gòu)和功能與設(shè)計(jì)意圖是否相配對(duì)。在QuartusII軟件中提供了兩種工具（Simulator和Waveform Editor）便于進(jìn)行仿真。此外在使用QuartusII時(shí)也可以采取第三方工具(如ModelSim)來(lái)導(dǎo)入源程序和testbench進(jìn)行仿真。經(jīng)過仿真能迅速發(fā)現(xiàn)設(shè)計(jì)上存在的錯(cuò)誤，設(shè)計(jì)進(jìn)度得于加快，設(shè)計(jì)的可靠性得到大幅提高。綜合優(yōu)化：是指將設(shè)計(jì)輸入(HDL語(yǔ)言、原理圖)翻譯成由基本邏輯單元（與

28、、或、非門,RAM,觸發(fā)器等）組成的邏輯連接(網(wǎng)表),依照其目標(biāo)與要求(約束條件)，將生成的邏輯連接優(yōu)化,同時(shí)輸出edf和edn等格式標(biāo)準(zhǔn)的網(wǎng)表文件,能為FPGA/CPLD廠家的實(shí)現(xiàn)布局布線器。此外QuartusII中也能夠使用Analysis &Synthesis 命令進(jìn)行綜合,也可采用第三方的綜合工具。綜合后的仿真：其目的在于檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致，作綜合后的仿真時(shí)，要在綜合仿真模型中反標(biāo)注綜合生成的標(biāo)準(zhǔn)延時(shí)格式SDF(Standard Dela Format)文件，可以估計(jì)出門延時(shí)所帶來(lái)的影響。即便綜合后仿真雖然比功能仿真更為精確，卻也只能估計(jì)門延時(shí)，達(dá)不到估計(jì)線延時(shí)的效

29、果，仿真結(jié)果相對(duì)于布線后的實(shí)際情況存在著相當(dāng)?shù)牟罹唷，F(xiàn)階段主流的綜合工具越來(lái)越趨近于成熟，相比而言，一般簡(jiǎn)單的設(shè)計(jì)，假如設(shè)計(jì)者認(rèn)定自己表述明朗，不存在綜合歧義，如此便可省略此步驟。實(shí)現(xiàn)布局及布線：在具體的FPGA/CPLD 器件上適配綜合生成的邏輯網(wǎng)表,這么一個(gè)個(gè)過程唄稱之為實(shí)現(xiàn)過程。布局布線為此過程中最重要的步驟。布局(Place)即指將在FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上合理的適配邏輯網(wǎng)表中的硬件源語(yǔ)或者底層單元。布線即指FPGA內(nèi)部里的各種連線資源被利用，并根據(jù)布局的拓?fù)浣Y(jié)構(gòu)能符合要求正確連接每個(gè)元件的過程。布局布線后仿真及驗(yàn)證：又被稱為時(shí)序仿真或者后仿真。常被用于發(fā)現(xiàn)不符合時(shí)序的約束條件或

30、者器件的固有時(shí)序規(guī)則(建立、保持時(shí)間等)的時(shí)序違規(guī)狀況。一般來(lái)說，布局布線后仿真步驟必須進(jìn)行，靜態(tài)時(shí)序分析被QuartusII自帶的時(shí)序分析工具分析完成，此外它也可被第三方工具進(jìn)行時(shí)序分析與驗(yàn)證6。板級(jí)仿真及驗(yàn)證：主要選取第三方的板級(jí)驗(yàn)證工具進(jìn)行仿真和驗(yàn)證，這些工具通過對(duì)設(shè)計(jì)的IBIS,HSPICE等模型的仿真，能有效的分析信號(hào)在高速設(shè)計(jì)中是否完整性，電磁是否受干擾，等其他電路特性。加載配置及在線調(diào)試：在FPGA/CPLD芯片中進(jìn)行生產(chǎn)配置文件的測(cè)試。在QuartusII 中主要是通過Assemble(生成編程文件)、Programmer(建立包含設(shè)計(jì)所有器件名稱和選項(xiàng)的鏈?zhǔn)轿募?、轉(zhuǎn)換編程文

31、件等功能來(lái)支持這一步驟的。3.2.3 VHDL簡(jiǎn)介VHDL語(yǔ)言是一種被用于電路設(shè)計(jì)中的高級(jí)語(yǔ)言。出現(xiàn)于80年代的后期。它是由美國(guó)國(guó)防部開發(fā)出來(lái)的，起初它只供美軍用來(lái)提高設(shè)計(jì)的可靠性和減少開發(fā)周期的一種小范圍使用的設(shè)計(jì)語(yǔ)言。VHDL中文簡(jiǎn)稱超高速集成電路硬件描述語(yǔ)言，是一種集設(shè)計(jì)、仿真、綜合于一體的標(biāo)準(zhǔn)硬件描述語(yǔ)言，是對(duì)可編程邏輯器件進(jìn)行開發(fā)與設(shè)計(jì)的重要工具，主要應(yīng)用于數(shù)字電路的設(shè)計(jì)。VHDL語(yǔ)言作為IEEE的一種工業(yè)標(biāo)準(zhǔn)，因此掌握VHDL語(yǔ)言是實(shí)現(xiàn)信息系統(tǒng)硬件開發(fā)所必備的知識(shí)和技能。現(xiàn)階段，在中國(guó)它主要是被用在FPGA/CPLD/EPLD的設(shè)計(jì)中。但是在一些技術(shù)較為先進(jìn)的單位，它也被用來(lái)設(shè)計(jì)A

32、SIC。 VHDL主要是被用來(lái)描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了擁有的語(yǔ)句絕大多數(shù)具備硬件特征外，它得語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法于普通的計(jì)算機(jī)高級(jí)語(yǔ)言基本無(wú)異。VHDL的程序結(jié)構(gòu)中最大的特點(diǎn)就是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可是單個(gè)元件，單一電路模塊或一整個(gè)系統(tǒng)）分成外部（即可視部分及端口)和內(nèi)部（即也視為不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。若設(shè)計(jì)實(shí)體被定義了外部界面后，其內(nèi)部開發(fā)也以完成，那么這個(gè)實(shí)體就可被之后的設(shè)計(jì)直接調(diào)用。VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)便來(lái)源于這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念。相比與其他硬件描述語(yǔ)言，VHDL具有功能性強(qiáng)大、設(shè)計(jì)簡(jiǎn)單；支持面廣、修改方便；超

33、強(qiáng)的系統(tǒng)硬件描述能力；設(shè)計(jì)可以獨(dú)立于器件并與工藝無(wú)關(guān)；移植能力強(qiáng)；容易共享與復(fù)用等諸多特點(diǎn)，于此VHDL于其他描述性硬件語(yǔ)言更具備如下優(yōu)勢(shì)： 相比于其他描述性硬件語(yǔ)言，VHDL擁有更為強(qiáng)大的行為描述能力，因此也使得它成為了系統(tǒng)設(shè)計(jì)領(lǐng)域最適合的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 VHDL擁有多元化的仿真語(yǔ)句及庫(kù)函數(shù)，因此任何規(guī)模的大系統(tǒng)得設(shè)計(jì)在其早期就能檢驗(yàn)設(shè)計(jì)系統(tǒng)的功能是否可行，并無(wú)限制的對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL具有將大規(guī)模設(shè)計(jì)進(jìn)行分解和再次利用已有的設(shè)計(jì)功能得益于其語(yǔ)句的行為描述能力和程序結(jié)構(gòu)。符合市場(chǎng)的需求，使得規(guī)模

34、大的系統(tǒng)高效，高速的完成由有多人或者多個(gè)研發(fā)組同時(shí)并行工作才得以實(shí)現(xiàn)。 任何確定性的設(shè)計(jì)若使用VHDL，其邏輯綜合和優(yōu)化等過程都可用EDA工具進(jìn)行，優(yōu)點(diǎn)于EDA工具能自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 VHDL可以獨(dú)立性描述一個(gè)設(shè)計(jì)，即便設(shè)計(jì)者不懂硬件的結(jié)構(gòu)，也不知道最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，也可以進(jìn)行獨(dú)立的設(shè)計(jì)。3.2.4 Quartus II簡(jiǎn)介Max+plus II作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Max+plus II 的更新支持。Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一

35、種針對(duì)其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級(jí)，從4.0版到10.0版，這里介紹的是QuartusII8.0版，該軟件有如下幾個(gè)顯著的特點(diǎn)：此軟件擁有友好的界面，使用便捷，功能強(qiáng)大，當(dāng)中可編程邏輯設(shè)計(jì)環(huán)境采用完成集成化，是先進(jìn)的EDA工具軟件。該軟件具備諸多特點(diǎn)（例如：開放性，與結(jié)構(gòu)無(wú)聯(lián)系，多平臺(tái)設(shè)計(jì)，完全集成化，設(shè)計(jì)庫(kù)豐富、工具模塊化等），支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)部鑲有自帶的綜合器和仿真器，能夠完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II能夠在多系統(tǒng)上使用，為用戶的設(shè)計(jì)方式提供了完善的圖

36、形界面。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，學(xué)用簡(jiǎn)單等特點(diǎn)。Quartus II支持Altera公司的MAX3000A系列、MAX7000系列、MAX9000系列、ACEX1K系列、APEX20K系列、APEXII系列、FLEX6000系列、FLEX10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件。支持MAXIICPLD系列、Cyclone系列、CycloneII、StratixII系列、Stratix GX系列等。支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶可利用充分成熟的模塊，簡(jiǎn)化了復(fù)雜性的設(shè)計(jì)步驟、設(shè)計(jì)速度明顯加快。支持Altera的片上可編程系統(tǒng)（SO

37、PC）開發(fā)，將系統(tǒng)級(jí)設(shè)計(jì)，開發(fā)嵌入式的軟件，可編程邏輯的設(shè)計(jì)基于一體，是一款綜合性的應(yīng)用開發(fā)平臺(tái)。其良好的支持第三方EDA工具，讓用戶能夠使用自己了解的第三放EDA工具，并應(yīng)用于設(shè)計(jì)流程的各個(gè)階段。Altera公司的Quartus II可編程邏輯軟件屬于該公司第四代PLD開發(fā)平臺(tái)，其設(shè)計(jì)要求可在一個(gè)工作組環(huán)境下，其中也包含支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與縱多的EDA供應(yīng)商所開發(fā)的工具能相兼容。LogicLock軟件的模塊設(shè)計(jì)功能得到相當(dāng)?shù)母倪M(jìn)，增加了FastFit編譯選項(xiàng)，網(wǎng)絡(luò)編輯性能得于推薦，此外調(diào)試能力明顯提升很多。四 設(shè)計(jì)方案4.1 設(shè)計(jì)的主要內(nèi)容此設(shè)計(jì)要求實(shí)現(xiàn)某

38、一分辨率下（如640*48060Hz）的VGA顯示驅(qū)動(dòng)，能簡(jiǎn)單顯示彩條和圖像等。能夠熟悉VGA接口協(xié)議、工作時(shí)序及VGA工作原理，并計(jì)算出合適的時(shí)序，對(duì)原始時(shí)鐘進(jìn)行分頻處理以獲取符合時(shí)序要求的各率，此外須要顯示的圖像等可存儲(chǔ)于外部存儲(chǔ)器，運(yùn)行時(shí)，從外部存儲(chǔ)器讀取顯示數(shù)據(jù)。將圖像控制模塊分為這樣幾部分；二分頻電路、地址發(fā)生器、VGA時(shí)序控制模塊、圖像數(shù)據(jù)存儲(chǔ)器讀出模塊.如圖3.1-1所示:圖3.1-1 VGA顯示控制系統(tǒng)框圖4.2 設(shè)計(jì)原理顯示控制器是一個(gè)較大的數(shù)字系統(tǒng)，采用模塊化設(shè)計(jì)原則、借鑒自頂向下的程序設(shè)計(jì)思想，進(jìn)行功能分離并按層次設(shè)計(jì)。利用VHDL硬件描述語(yǔ)言對(duì)每個(gè)功能模塊進(jìn)行描述，并逐

39、一對(duì)每個(gè)功能模塊進(jìn)行編譯仿真，使頂層VGA顯示控制器的模塊實(shí)體仿真綜合得以順利通過。其中二分頻把50MHZ實(shí)在頻率分成25Mhz并提供給其它模塊作為時(shí)鐘；VGA時(shí)序控制模塊用于產(chǎn)生640X480顯示范圍，并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào)HS和垂直同步時(shí)序信號(hào)VS的值；存儲(chǔ)器讀出模塊提供給SRAM地址并按地址讀出八位數(shù)據(jù)（灰度值Y），然后得到R、G、B的值（若Y中間值，則R=G=B=1;否則R=G=B=0），并把R、G、B 的值通過VGA接口傳送給VRT顯示器9。地址發(fā)生器接收所要顯示的數(shù)據(jù)讀取控制信號(hào)，產(chǎn)生與圖像數(shù)據(jù)ROM模塊對(duì)應(yīng)得地址，根據(jù)VGA顯示的像素分布，確定讀取對(duì)應(yīng)數(shù)

40、據(jù)的地址，由于所顯示的圖形每行需256個(gè)像素，而ROM中每個(gè)地址存儲(chǔ)的數(shù)據(jù)時(shí)64位，故每4個(gè)地址取出的數(shù)據(jù)用于一行的顯示。VGA顯示控制模塊：主要分為時(shí)序信號(hào)和數(shù)據(jù)顏色的控制，imgrom模塊即圖像數(shù)據(jù)ROM模塊，在這一模塊中需要解決的是圖像數(shù)據(jù)BMP位圖文件的來(lái)源及轉(zhuǎn)換成HEX文件，利用Image2lcd對(duì)本次設(shè)計(jì)圖片處理得到BMP文件，最終在Quartus II得到HEX文件，在已設(shè)置LPM_ROM進(jìn)行加載圖像數(shù)據(jù)。注意其數(shù)據(jù)線寬為3，恰好可以放置RGB三信號(hào)數(shù)據(jù)，因此此設(shè)計(jì)圖像僅能顯示8種顏色。此外注意各模塊對(duì)圖像顯示的區(qū)域控制。4.2.1 VGA時(shí)序控制器模塊圖片想要在顯示器上顯示出來(lái)

41、，它主要需要5個(gè)信號(hào)，行同步信號(hào)（HS）、場(chǎng)同步信號(hào)（VS）和RGB三基色信號(hào)。VGA時(shí)序控制模塊是須嚴(yán)格按照VGA時(shí)序標(biāo)準(zhǔn)產(chǎn)生相應(yīng)的脈沖信號(hào)。對(duì)這5個(gè)信號(hào)的時(shí)序驅(qū)動(dòng)，VGA顯示器要嚴(yán)格遵守“VGA工業(yè)標(biāo)準(zhǔn)”，即640*480*60Hz模式，否則會(huì)損壞VGA顯示器。VGA工業(yè)標(biāo)準(zhǔn)要求的頻率是：時(shí)鐘頻率為25.175MHz，行頻為31469Hz，場(chǎng)頻為59.94Hz。VGA的時(shí)序不是直接由模擬信號(hào)產(chǎn)生的，而是由數(shù)字信號(hào)控制的，為了將數(shù)字信號(hào)變成模擬信號(hào)，中間要經(jīng)過D/A轉(zhuǎn)換器（THS8134）處理。VGA接口的顯示是通過行、場(chǎng)掃描的方式實(shí)現(xiàn)對(duì)顯示器進(jìn)行掃描控制實(shí)現(xiàn)的。圖2為VGA行掃描、場(chǎng)掃描的時(shí)序圖。圖2 VGA行掃描、場(chǎng)掃描時(shí)序圖4.2.2彩條圖形生成模塊作為測(cè)試模式，該模式可以測(cè)試所連接的顯示器以及整個(gè)VGA顯示系統(tǒng)是否正常工作。在彩條生成模塊中產(chǎn)生橫彩條和豎彩條，橫彩條通過場(chǎng)計(jì)數(shù)器vcnt計(jì)數(shù)進(jìn)行控制，以顯示相