組成原理作業(yè)答案

1、第一章1.2 如何理解計算機系統(tǒng)的層次結(jié)構(gòu)？從計算機系統(tǒng)的層次結(jié)構(gòu)來看，它通?？蓜澐治鍌€以上的層次，在每一層次（級）上都能進(jìn)行程序設(shè)計。由下至上可排序為：微程序機器M0級（微指令系統(tǒng)），微指令由硬件直接執(zhí)行；傳統(tǒng)機器M1（機器語言機器級），用微程序解釋機器指令；虛擬機器M2（操作系統(tǒng)機器級），用機器語言程序解釋操作系統(tǒng)的作業(yè)控制語句；虛擬機器M3（匯編語言機器級），用匯編程序翻譯成機器語言程序；虛擬機器M4（高級語言機器級），用編譯程序翻譯成匯編語言程序。還可以有應(yīng)用語言機器級，采用各種面向問題的應(yīng)用語言。1.4 如何理解計算機組成和計算機體系結(jié)構(gòu)？計算機體系結(jié)構(gòu)是指程序員所見到的計算機系統(tǒng)的

2、屬性，即概念性的結(jié)構(gòu)與功能特性。通常是指用機器語言編程的程序員（也包括匯編語言程序設(shè)計者和匯編程序設(shè)計者）所看到的傳統(tǒng)機器的屬性，包括指令集、數(shù)據(jù)類型、存儲器尋址技術(shù)、I/O機理等，大都屬于抽象的屬性。計算機組成是指如何實現(xiàn)計算機體系結(jié)構(gòu)所體現(xiàn)的屬性，它包含了許多對程序員來說是透明的（即程序員不知道的）硬件細(xì)節(jié)。1.9STA M指令信息流程取指令：PCMARMMDRIR分析指令：OP(IR) CU執(zhí)行指令：Ad(IR) MARM，ACCMDRMADD M指令信息流程取指令：PCMARMMDRIR分析指令：OP(IR) CU執(zhí)行指令：Ad(IR) MARMMDRX，ACCALU，同時XALU，A

3、LUACC假設(shè)主存容量為256M*32位，在指令字長、存儲字長、機器字長相等的條件下，指出圖中各寄存器的位數(shù).256M*32即主存共有256M個存儲單元，每個存儲單元長為32位，即MDR寄存器為32位。因256M=228，故MAR、PC寄存器為28位。又因指令字長、存儲字長、機器字長相等，故ACC、MQ、X、IR寄存器與MDR長度相同，均為32位。第三章4. 為什么要設(shè)置總線判優(yōu)控制？常見的集中式總線控制有幾種？各有何特點？哪種方式響應(yīng)時間最快？哪種方式對電路故障最敏感？解：總線判優(yōu)控制解決多個部件同時申請總線時的使用權(quán)分配問題； 常見的集中式總線控制有三種：鏈?zhǔn)讲樵?、計?shù)器查詢、獨立請求；

4、特點：鏈?zhǔn)讲樵兎绞竭B線簡單，易于擴充，對電路故障最敏感；計數(shù)器查詢方式優(yōu)先級設(shè)置較靈活，對故障不敏感，連線及控制過程較復(fù)雜；獨立請求方式判優(yōu)速度最快，但硬件器件用量大，連線多，成本較高。14. 設(shè)總線的時鐘頻率為8MHz，一個總線周期等于一個時鐘周期。如果一個總線周期中并行傳送16位數(shù)據(jù)，試問總線的帶寬是多少？ 解： 總線寬度 = 16位/8 =2B 總線帶寬 = 8MHz×2B =16MB/s15. 在一個32位的總線系統(tǒng)中，總線的時鐘頻率為66MHz，假設(shè)總線最短傳輸周期為4個時鐘周期，試計算總線的最大數(shù)據(jù)傳輸率。若想提高數(shù)據(jù)傳輸率，可采取什么措施？ 解法1： 總線寬度 =32位

5、/8 =4B 時鐘周期 =1/ 66MHz =0.015µs 總線最短傳輸周期 =0.015µs×4=0.06µs 總線最大數(shù)據(jù)傳輸率 = 4B/0.06µs=66.67MB/s解法2： 總線工作頻率 = 66MHz/4=16.5MHz 總線最大數(shù)據(jù)傳輸率=16.5MHz×4B =66MB/s若想提高總線的數(shù)據(jù)傳輸率，可提高總線的時鐘頻率，或減少總線周期中的時鐘個數(shù)，或增加總線寬度。16. 在異步串行傳送系統(tǒng)中，字符格式為：1個起始位、8個數(shù)據(jù)位、1個校驗位、2個終止位。若要求每秒傳送120個字符，試求傳送的波特率和比特率。 解： 一

6、幀 =1+8+1+2 =12位 波特率 =120幀/秒×12位=1440波特 比特率 = 1440波特×（8/12）=960bps 或：比特率 = 120幀/秒×8 =960bps第四章6. 某機字長為32位，其存儲容量是64KB，按字編址其尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。解：存儲容量是64KB時，按字節(jié)編址的尋址范圍就是64KB，則：按字尋址范圍 = 64K×8 / 32=16K字按字節(jié)編址時的主存地址分配圖如下：7. 一個容量為16K×32位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的

7、存儲芯片時，各需要多少片？ 1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位解：地址線和數(shù)據(jù)線的總和 = 14 + 32 = 46根； 各需要的片數(shù)為： 1K×4：16K×32 /1K×4 = 16×8 = 128片 2K×8：16K×32 /2K × 8 = 8 × 4 = 32片 4K×4：16K×32 /4K × 4 = 4 × 8 = 32片 16K×1：16K ×

8、 32 / 16K × 1 = 32片 4K×8：16K×32 /4K×8 = 4 × 4 = 16片 8K×8：16K×32 / 8K × 8 = 2X4 = 8片13. 設(shè)有一個64K×8位的RAM芯片，試問該芯片共有多少個基本單元電路（簡稱存儲基元）？欲設(shè)計一種具有上述同樣多存儲基元的芯片，要求對芯片字長的選擇應(yīng)滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。解： 存儲基元總數(shù) = 64K × 8位 = 512K位 = 219位； 思路：如要滿足地址線和數(shù)

9、據(jù)線總和最小，應(yīng)盡量把存儲元安排在字向，因為地址位數(shù)和字?jǐn)?shù)成2的冪的關(guān)系，可較好地壓縮線數(shù)。設(shè)地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2a × b = 219；b = 219-a；若a = 19，b = 1，總和 = 19+1 = 20； a = 18，b = 2，總和 = 18+2 = 20； a = 17，b = 4，總和 = 17+4 = 21； a = 16，b = 8 總和 = 16+8 = 24； 由上可看出：片字?jǐn)?shù)越少，片字長越長，引腳數(shù)越多。片字?jǐn)?shù)、片位數(shù)均按2的冪變化。 結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線 = 19根，

10、數(shù)據(jù)線 = 1根；或地址線 = 18根，數(shù)據(jù)線 = 2根。15：（2）選片：ROM：4K × 4位：2片； RAM：4K × 8位：3片；（3）CPU和存儲器連接邏輯圖及片選邏輯：24. 一個4體低位交叉的存儲器，假設(shè)存取周期為T，CPU每隔1/4存取周期啟動一個存儲體，試問依次訪問64個字需多少個存取周期？ 解：本題中，只有訪問第一個字需一個存取周期，從第二個字開始，每隔1/4存取周期即可訪問一個字，因此，依次訪問64個字需：存取周期個數(shù) =(64-1)×(1/4)T+T =（63/4+1）T =15.75+1 =16.75T 與常規(guī)存儲器的速度相比，加快了：（

11、64-16.75）T =47.25T 注：4體交叉存取雖然從理論上講可將存取速度提高到4倍，但實現(xiàn)時由于并行存取的分時啟動需要一定的時間，故實際上只能提高到接近4倍。第五章第六章第七章第八章4. 設(shè)CPU內(nèi)有下列部件：PC、IR、SP、AC、MAR、MDR和CU，要求： （1）畫出完成間接尋址的取數(shù)指令LDAX（將主存某地址單元X的內(nèi)容取至AC中）的數(shù)據(jù)流（從取指令開始）。 （2）畫出中斷周期的數(shù)據(jù)流。 解：CPU中的數(shù)據(jù)流向與所采用的數(shù)據(jù)通路結(jié)構(gòu)直接相關(guān)，不同的數(shù)據(jù)通路中的數(shù)據(jù)流是不一樣的。常用的數(shù)據(jù)通路結(jié)構(gòu)方式有直接連線、單總線、雙總線、三總線等形式，目前大多采用總線結(jié)構(gòu)，直接連線方式僅適

12、用于結(jié)構(gòu)特別簡單的機器中。為簡單起見，本題采用單總線將題意所給部件連接起來，框圖如下：（1）假設(shè)為一重間址，在上述數(shù)據(jù)通路中，完成間接尋址的取數(shù)指令LDAX的數(shù)據(jù)流如下頁：5、中斷周期前是什么階段？中斷周期后又是什么階段？在中斷周期CPU應(yīng)完成什么操作？ 答：從CPU機器周期的時序?qū)哟蝸砜?，中斷周期前是指令的?zhí)行階段。中斷周期后是取指令階段。在中斷周期CPU應(yīng)完成關(guān)中斷、保存斷點和轉(zhuǎn)中斷服務(wù)程序入口三個操作。 24. 現(xiàn)有A、B、C、D四個中斷源，其優(yōu)先級由高向低按ABCD順序排列。若中斷服務(wù)程序的執(zhí)行時間為20µs，請根據(jù)下圖所示時間軸給出的中斷源請求中斷的時刻，畫出CPU執(zhí)行程序

13、的軌跡。解： CPU執(zhí)行程序的軌跡圖如下：這是一個多重中斷的程序運行軌跡，圖中忽略了中斷響應(yīng)時間。25. 設(shè)某機有五個中斷源L0、L1、L2、 L3、L4，按中斷響應(yīng)的優(yōu)先次序由高向低排序為L0®L1 ®L2 ®L3 ®L4，現(xiàn)要求中斷處理次序改為L1®L4 ®L2 ®L0 ®L3，根據(jù)下面的格式，寫出各中斷源的屏蔽字。解：各中斷源屏蔽狀態(tài)見下表：表中：設(shè)屏蔽位=1表示屏蔽，屏蔽位=0表示中斷開放。為了使所有中斷都能得到及時響應(yīng)，現(xiàn)行程序的中斷屏蔽字一般設(shè)為全開放（全0）狀態(tài)。討論：按照修改過的優(yōu)先次序，當(dāng)五個中斷請求信號同時到來時，CPU中斷處理過程如下圖：圖中括號內(nèi)為各程序的屏蔽碼。注意：中斷屏蔽碼的判優(yōu)作用體現(xiàn)在對低級中斷請求的屏蔽上，對于多個同時到來的高級中斷請求信號之間則只有開放作用，沒有判優(yōu)作用。此時還需依賴硬件排隊線路完成進(jìn)一步的判優(yōu)。中斷處理過程示意圖（畫法二：時空圖表示）26. 設(shè)某機配有A、B、C三臺設(shè)備，其優(yōu)先級按ABC降序排列，為改變中斷處理次序，它們的中斷屏蔽字設(shè)置如下： 設(shè)備 屏蔽字 A 1 1 1 B 0 1 0 C 0 1 1請按下圖所示時間軸給出的設(shè)備請求