基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì)

1、科技學(xué)院2021屆本科畢業(yè)論文基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì)學(xué)科專業(yè)： 06電科 指導(dǎo)教師： 陳茜 學(xué)生姓名： 黃淘 學(xué)生學(xué)號(hào)： 062004100369 中國(guó)貴州貴陽(yáng)2021年5月目 錄目 錄1中 文 摘 要2ABSTRACT3第一章 引 言4第二章 設(shè)計(jì)語(yǔ)言和軟件概述62.1 EDA技術(shù)62.2 VHDL語(yǔ)言介紹82.3 Max+plus軟件介紹9第三章 系統(tǒng)設(shè)計(jì)方法概述123.1 電子系統(tǒng)的設(shè)計(jì)方法123.2 “自頂向下與“自頂向上的設(shè)計(jì)方法14系統(tǒng)組成16第四章 數(shù)字頻率計(jì)的設(shè)計(jì)184.1 測(cè)頻控制信號(hào)發(fā)生器184.2 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器214.3 7段顯示譯碼器LED7244.4

2、動(dòng)態(tài)LED 數(shù)碼管顯示sm274.5 本系統(tǒng)的頂層模塊31第五章 總 結(jié)40參考文獻(xiàn)41致 謝42誠(chéng) 信 責(zé) 任 書43基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì)中 文 摘 要隨著計(jì)算機(jī)技術(shù)、超大規(guī)模集成電路、EDA(Electronics Design Automation)技術(shù)的開(kāi)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今信息技術(shù)的開(kāi)展?；贓DA技術(shù)和硬件描述語(yǔ)言的自上而下的設(shè)計(jì)技術(shù)正在承當(dāng)起越來(lái)越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。本論文采用自上向下的設(shè)計(jì)方法，基于VHDL硬件描述語(yǔ)言設(shè)計(jì)了一種數(shù)字頻率計(jì)，并在Max+plus平臺(tái)上進(jìn)行了仿真。關(guān)鍵詞: EDA，VH

3、DL，Max+plus，數(shù)字頻率計(jì)ABSTRACTWith the development of computer, VLSI and EDA and the application of programmable logic devices, the traditional bottom-up design method, tools and devices have been far behind the development of information technology. The top-down design method based on the EDA technology

4、 and VHDL is used to design the digital system. In this paper, a digital cymometer is designed using the top-down method based on VHDL and then simulated on Max+plusplatform.Keywords: EDA, VHDL, Max+plus, digital cymometer第一章 引 言在電子技術(shù)中，頻率是最根本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多

5、種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的電子測(cè)量?jī)x器。它是一種用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器。它的根本功能是測(cè)量正弦信號(hào)，方波信號(hào)及其他各種單位時(shí)間內(nèi)變化的物理量。在進(jìn)行模擬、數(shù)字電路的設(shè)計(jì)、安裝、調(diào)試過(guò)程中，由于其使用十進(jìn)制數(shù)顯示，測(cè)量迅速，精確度高，顯示直觀，經(jīng)常要用到頻率計(jì)。傳統(tǒng)的數(shù)字頻率計(jì)是由中大規(guī)模集成電路構(gòu)成，但這類頻率計(jì)會(huì)產(chǎn)生比擬大的延時(shí)，測(cè)量范圍較小，精度不高，可靠性差且電路復(fù)雜。隨著集成電路技術(shù)的開(kāi)展，可以將整個(gè)系統(tǒng)集成到一個(gè)

6、塊上，實(shí)現(xiàn)所謂的片上系統(tǒng)SOC。片上系統(tǒng)的實(shí)現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的本錢，提高系統(tǒng)的處理速度和可靠性。數(shù)字頻率計(jì)測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本設(shè)計(jì)采用了直接測(cè)量法，在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)10。在信息技術(shù)高度開(kāi)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。EDA 工具為開(kāi)發(fā)平臺(tái), 利用VHDL(Very High Speed Integrated Circuit Hardware Description Language,

7、超高速集成電路硬件描述語(yǔ)言) 工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言, 其主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口，采用自頂向下和基于庫(kù)的設(shè)計(jì), 設(shè)計(jì)者不但可以不必了解硬件結(jié)構(gòu)設(shè)計(jì), 而且將使系統(tǒng)大大簡(jiǎn)化, 提高整體的性能和可靠性9。第二章 設(shè)計(jì)語(yǔ)言和軟件概述 EDA技術(shù)微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的開(kāi)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)到達(dá)了60nm，并還在不斷地縮小，而在硅片單位面積上，集成了更多的晶體管。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向開(kāi)展，專用集成電路ASICApplication Specific Integrated Circuit的設(shè)計(jì)本錢不

8、斷降低，在功能上，現(xiàn)代的集成電路已能夠?qū)崿F(xiàn)單片電子系統(tǒng)SOCSystem On a Chip3。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDAElectronic Design Automation技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDLHardware Description Language為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬

9、件功能的實(shí)現(xiàn)，這是電子設(shè)計(jì)技術(shù)的一個(gè)巨大進(jìn)步。電子設(shè)計(jì)自動(dòng)化electronic design automation,EDA技術(shù)的理論根底、設(shè)計(jì)工具、設(shè)計(jì)器件應(yīng)是這樣的關(guān)系：設(shè)計(jì)師用硬件描述語(yǔ)言HDL描繪出硬件的結(jié)構(gòu)或硬件的行為，再用設(shè)計(jì)工具將這些描述綜合映射成與半導(dǎo)體工藝有關(guān)的硬件配置文件，半導(dǎo)體器件FPGA那么是這些硬件配置文件的載體。當(dāng)這些FPGA器件加載、配置上不同的文件時(shí)，這個(gè)器件便具有了相應(yīng)的功能。在這一系列的設(shè)計(jì)、綜合、仿真、驗(yàn)證、配置的過(guò)程中，現(xiàn)代電子設(shè)計(jì)理論和現(xiàn)代電子設(shè)計(jì)方法貫穿于其中。EDA的仿真測(cè)試技術(shù)只需要通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成

10、一系列準(zhǔn)確的測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。這使得對(duì)整個(gè)硬件系統(tǒng)的設(shè)計(jì)和修改正程如同完成軟件設(shè)計(jì)一樣方便、高效。它主要采用并行工程和自頂向下的設(shè)計(jì)方法,從系統(tǒng)設(shè)計(jì)入手,在頂層的功能方框圖一級(jí)進(jìn)行仿真、糾錯(cuò),并用VHDL、VerilogHDL等硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述,在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證,最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表,其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐稟SIC1。 EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC幅員設(shè)計(jì)、ASIC測(cè)試和封裝、FPGAField Programmable Gate Array/

11、CPLDComplex Programmable Logic Device編程下載和自動(dòng)測(cè)試等技術(shù)；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)CAD、計(jì)算機(jī)輔助制造CAM、計(jì)算機(jī)輔助測(cè)試CAT、計(jì)算機(jī)輔助工程CAE技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念。2.2 VHDL語(yǔ)言介紹硬件描述語(yǔ)言hardware description language,HDL是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述。數(shù)據(jù)流描述的語(yǔ)言。目前利用硬件描述語(yǔ)言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。隨著研究的深入，利用硬件描述語(yǔ)言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)也正在探索中。國(guó)外硬件描述語(yǔ)言種類很多，有的從Pascal開(kāi)展而來(lái)，也有一些從C語(yǔ)

12、言開(kāi)展而來(lái)。有些HDL成為IEEE標(biāo)準(zhǔn)，但大局部是企業(yè)標(biāo)準(zhǔn)。VHDL來(lái)源于美國(guó)軍方，其他的硬件描述語(yǔ)言那么多來(lái)源于民間公司。在我國(guó)比擬有影響的有兩種硬件描述語(yǔ)言：VHDL語(yǔ)言和Verilog HDL語(yǔ)言。這兩種語(yǔ)言已成為IEEE標(biāo)準(zhǔn)語(yǔ)言。VHDLVery High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言誕生于1982 年，是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快設(shè)計(jì)電路的工具，目前已成為IEEE 的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下To

13、p to Down和基于庫(kù)LibraryBased的設(shè)計(jì)的特點(diǎn)。并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。VHDL語(yǔ)言覆蓋面廣，描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試，是一種多層次的硬件描述語(yǔ)言。其設(shè)計(jì)描述可以是描述電路具體組成的結(jié)構(gòu)描述，也可以是描述電路功能的行為描述。這些描述可以從最抽象的系統(tǒng)級(jí)直到最精確的邏輯級(jí)，甚至門級(jí)。VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具

14、體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路的設(shè)計(jì)。運(yùn)用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)一般采用自頂向下分層設(shè)計(jì)的方法，首先從系統(tǒng)級(jí)功能設(shè)計(jì)開(kāi)始，對(duì)系統(tǒng)高層模塊進(jìn)行行為描述和功能仿真。系統(tǒng)的功能驗(yàn)證完成后，將抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。2.3 Max+plus軟件介紹Max+plus是Altera公司提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供給商之一。Max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。在Max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真

15、、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Max+plus開(kāi)發(fā)系統(tǒng)的特點(diǎn)：1、開(kāi)放的界面Max+plus支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、與結(jié)構(gòu)無(wú)關(guān)Max+plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。3、完全集成化Max

16、+plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。4、豐富的設(shè)計(jì)庫(kù)Max+plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能Macro-Function以及新型的參數(shù)化的兆功能Mage-Function。5、模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。6、硬件描述語(yǔ)言HDLMax+plus軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語(yǔ)言AHDL。7、Opencore特征Max+plus軟件具有開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)人員添

17、加自己認(rèn)為有價(jià)值的宏函數(shù)。第三章 系統(tǒng)設(shè)計(jì)方法概述3.1 電子系統(tǒng)的設(shè)計(jì)方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大局部組成。從概念上講，但凡利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能4。利用EDA工具，采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來(lái)由電路板設(shè)計(jì)完成的大局部工作放在芯片的設(shè)計(jì)中進(jìn)行。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度

18、，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。同時(shí)，基于芯片的設(shè)計(jì)可以認(rèn)減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。如圖3.16所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照?？删幊唐骷潭üδ茉酒O(shè)計(jì)電路板的設(shè)計(jì) 電子系統(tǒng)電子電路 圖3.1a)傳統(tǒng)設(shè)計(jì)方法 (b)基于芯片設(shè)計(jì)方法可編程邏輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的EDA軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。3.2 “自頂向下與“自頂向上的設(shè)計(jì)方法過(guò)去，電子產(chǎn)品設(shè)計(jì)的根本思路一直是先選用標(biāo)準(zhǔn)

19、通用集成電路片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬(wàn)門、幾十萬(wàn)門、甚至幾百萬(wàn)門的電路集成在一塊芯片上?；贓DA技術(shù)的設(shè)計(jì)方法為“自頂向下設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言，在系統(tǒng)的根本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中(

20、如FPGA芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)5。使電路系統(tǒng)體積大大減小，可靠性得到提高。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成開(kāi)展到整機(jī)電各集成和系統(tǒng)電路集成。電子系統(tǒng)的設(shè)計(jì)方法也由過(guò)去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottom-up(自底向上)方法改變?yōu)橐环N新的“top-down(自頂向下)設(shè)計(jì)方法7。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)注行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來(lái)實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片幅員的設(shè)

21、計(jì)，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。圖3.2所示為電子系統(tǒng)的兩種不同設(shè)計(jì)方法的步驟。Bottom-upTop-down 行為設(shè)計(jì) 系統(tǒng)分解 單元設(shè)計(jì) 結(jié)構(gòu)設(shè)計(jì) 功能塊劃分邏輯設(shè)計(jì) 子系統(tǒng)設(shè)計(jì) 電路設(shè)計(jì) 系統(tǒng)總成 幅員設(shè)計(jì)圖 3.2“自頂向下與“自底向上設(shè)計(jì)方法的步驟在“自頂向下的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定該電子系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和本錢等。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。這個(gè)結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算

22、法狀態(tài)機(jī)等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。最后是進(jìn)行幅員設(shè)計(jì)，即將電路圖轉(zhuǎn)化成幅員。傳統(tǒng)的硬件設(shè)計(jì)采用自底向上bottom_up的設(shè)計(jì)方法。這種設(shè)計(jì)方法在系統(tǒng)的設(shè)計(jì)后期進(jìn)行仿真和調(diào)試，一旦考慮不周，系統(tǒng)設(shè)計(jì)存在較大缺陷，就有可能重新設(shè)計(jì)系統(tǒng)，使設(shè)計(jì)周期大大增加。“自底向上的設(shè)計(jì)，一般是在系統(tǒng)劃分和分解的根底上先進(jìn)行單元設(shè)計(jì)，在單元的精心設(shè)計(jì)后逐步向上進(jìn)行功能塊沒(méi)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成系統(tǒng)的總體設(shè)計(jì)。系統(tǒng)組成系統(tǒng)組成框圖如圖3.3所示，它主要由4 個(gè)模塊組成，分

23、別是： 測(cè)頻控制信號(hào)發(fā)生器電路，計(jì)數(shù)模塊電路，動(dòng)態(tài)掃描電路sm和顯示譯碼驅(qū)動(dòng)電路。因?yàn)槭?位十進(jìn)制數(shù)字頻率計(jì)，所以計(jì)數(shù)器szsn10需用7個(gè)。由于實(shí)驗(yàn)硬件要求所以設(shè)計(jì)一個(gè)動(dòng)態(tài)LED 數(shù)碼管顯示即掃描模塊2。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1HZ 的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生一個(gè)2秒的計(jì)數(shù)信號(hào)和一個(gè)清零信號(hào)，被測(cè)信號(hào)被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動(dòng)態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的BCD碼計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果8。脈沖發(fā)生器 測(cè)頻控制信號(hào)發(fā)生電路路顯示譯碼驅(qū)動(dòng)動(dòng)態(tài)掃描

24、電路 計(jì)數(shù)器 信號(hào)輸入 圖3.3 系統(tǒng)組成框圖第四章 數(shù)字頻率計(jì)的設(shè)計(jì) 測(cè)頻控制信號(hào)發(fā)生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cpkzxh is port(clk: in std_logic; clr_jsh: out std_logic; jsen: out std_logic);end cpkzxh;architecture behave of cpkzxh issignal div2clk: std_logic;beginprocess(clk)begin if c

25、lkevent and clk=1 then div2clk=not div2clk;end if;end process;process(clk,div2clk)beginif div2clk=0 then clr_jsh=1;else clr_jsh=0;end if;end process; jsen=div2clk;end behave;測(cè)頻控制信號(hào)發(fā)生器的VHDL編譯測(cè)頻控制信號(hào)發(fā)生器的仿真結(jié)果仿真分析：設(shè)輸入控制信號(hào)clk的頻率f1=1HZ，即T1=1s。那么通過(guò)測(cè)頻控制信號(hào)發(fā)生器將產(chǎn)生一個(gè)2s的輸出信號(hào)jsen用來(lái)控制十進(jìn)制時(shí)鐘計(jì)數(shù)器的時(shí)鐘輸入。還將產(chǎn)生一個(gè)與jsen相異的2s清

26、零信號(hào)clr_jsh用于控制十進(jìn)制時(shí)鐘計(jì)數(shù)器的清零，為下次計(jì)數(shù)做好準(zhǔn)備。 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器library ieee; use ieee.std_logic_1164.all;signed.all;entity szsn10 isport (clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out std_logic_vector(3 downto 0); carry_out: out std_logic);end szsn10;architecture behave of szsn10 is signal cq1:

27、std_logic_vector(3 downto 0); begin process(clk,clr,ena)begin if clr=1 then cq1=0000; elsif clkevent and clk=1 then if ena=1 then if cq1=1001 then cq1=cq1+1; else cq1=0000; end if; end if; end if;end process;process(cq1)beginif cq1=1001 then carry_out=1;else carry_out=0;end if;end process;cq dout do

28、ut dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout = 0000000;end case;end process;end behave;圖4.5 7段顯示譯碼器LED7的VHDL編譯圖4.6 7段顯示譯碼器LED7仿真結(jié)果仿真結(jié)果：sin是要顯示的數(shù)字，dout是7段顯示譯碼器出來(lái)的數(shù)字。 動(dòng)態(tài)LED 數(shù)碼管顯示smlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_log

29、ic_arith.all;entity sel isport qin1 : in std_logic_vector(3 downto 0); qin2 : in std_logic_vector(3 downto 0); qin3 : in std_logic_vector(3 downto 0); qin4 : in std_logic_vector(3 downto 0); qin5 : in std_logic_vector(3 downto 0); qin6 : in std_logic_vector(3 downto 0); qin7 : in std_logic_vector(3

30、downto 0); qout : out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0); rst : in std_logic; clock : in std_logic);end sel;architecture behave of sel isbegin process(clock,rst) variable cnt:integer range 0 to 6; begin if(rst=0)then cnt:=0; sel=111; qoutqout=qin1; sel qout=qin2; se

31、l qout=qin3; sel qout=qin4; sel qout=qin5; sel qout=qin6; sel qout=qin7; sel qout=0000; sel clk,jsen=jsen1,clr_jsh=clr_jsh1);u2: szsn10 port map (clk=fsin,clr=clr_jsh1,ena=jsen1,carry_out=carry_out1,cq=cq1 (3 downto 0);u3: szsn10 port map (clk=carry_out1,clr=clr_jsh1,ena=jsen1,carry_out=carry_out2,c

32、q=cq2(7 downto 4);u4: szsn10 port map (clk=carry_out2,clr=clr_jsh1,ena=jsen1,carry_out=carry_out3,cq=cq3(11 downto 8);u5: szsn10 port map (clk=carry_out3,clr=clr_jsh1,ena=jsen1,carry_out=carry_out4,cq=cq4(15 downto 12);u6: szsn10 port map (clk=carry_out4,clr=clr_jsh1,ena=jsen1,carry_out=carry_out5,cq=cq5(19 downto 16);u7: szsn10 port map (clk=carry_out5,clr=clr_jsh1,ena=jsen1,carry_out=carry_out6,cq=cq6(23 downto 20);u8: szsn10 port map (clk=carry_out6,clr=clr_jsh1,ena=jsen1,cq=cq7(27 downto 24);u9: sm port map (clock=clock,rst=rst,qin1=cq1,qin2=cq2,qin3=cq3,qin4=cq4,qin5=cq5,qin6=cq6