protel99英漢對(duì)照

1、Protel 99各元器件名字中英文對(duì)照表  2009-04-13 13:33:51|  分類： ARM嵌入式學(xué)習(xí) |  標(biāo)簽： |舉報(bào) |字號(hào)大中小 訂閱 1. 標(biāo)準(zhǔn)電阻：RES1、RES2；封裝：AXIAL-0.3到AXIAL-1.0 兩端口可變電阻：RES3、RES4；封裝：AXIAL-0.3到AXIAL-1.0 三端口可變電阻：RESISTOR TAPPED，POT1，POT2；封裝：VR1-VR5 2.電容：CAP（無(wú)極性電容）、ELECTRO1或ELECTRO2（極性電容）、可變電容CAPVAR 封裝：無(wú)極性電容

2、為RAD-0.1到RAD-0.4，有極性電容為RB.2/.4到RB.5/1.0. 3.二極管：DIODE（普通二極管）、DIODE SCHOTTKY（肖特基二極管）、DUIDE TUNNEL（隧道二極管）DIODE VARCTOR（變?nèi)荻O管）ZENER13（穩(wěn)壓二極管） 封裝：DIODE0.4和DIODE 0.7;（上面已經(jīng)說(shuō)了，注意做PCB時(shí)別忘了將封裝DIODE的端口改為A、K） 4.三極管：NPN，NPN1和PNP，PNP1；引腳封裝：TO18、TO92A（普 通三極管）TO220H（大功率三極管）TO3（大功率達(dá)林頓管） 以上的封裝為三角形結(jié)構(gòu)。T0-226為直線形，我們常用的901

3、3、9014管腳排列是直線型的，所以一般三極管都采用TO-126啦！ 5、效應(yīng)管：JFETN（N溝道結(jié)型場(chǎng)效應(yīng)管），JFETP（P溝道結(jié)型場(chǎng)效應(yīng)管）MOSFETN（N溝道增強(qiáng)型管）MOSFETP（P溝道增強(qiáng)型管） 引腳封裝形式與三極管同。 6、電感：INDUCTOR、INDUCTOR1、INDUCTOR2（普通電感），INDUCTOR VAR、INDUCTOR3、INDUCTOR4（可變電感） 8.整流橋原理圖中常用的名稱為BRIDGE1和BRIDGE2，引腳封裝形式為D系列，如D-44，D-37，D-46等。 9.單排多針插座原理圖中常用的名稱為CON系列，從CON1到CON60，引腳封裝形

4、式為SIP系列，從SIP-2到SIP-20。 10.雙列直插元件原理圖中常用的名稱為根據(jù)功能的不同而不同，引腳封裝形式DIP系列， 不如40管腳的單片機(jī)封裝為DIP40。 11.串并口類原理圖中常用的名稱為DB系列，引腳封裝形式為DB和MD系列。 12、晶體振蕩器：CRYSTAL；封裝：XTAL1 13、發(fā)光二極管：LED；封裝可以才用電容的封裝。（RAD0.1-0.4） 14、發(fā)光數(shù)碼管：DPY；至于封裝嘛，建議自己做！ 15、撥動(dòng)開關(guān)：SW DIP；封裝就需要自己量一下管腳距離來(lái)做！ 16、按鍵開關(guān)：SW-PB：封裝同上，也需要自己做。 17、變壓器：TRANS1TRANS5；封裝不用說(shuō)了

5、吧？自己量，然后加兩個(gè)螺絲上去。 最后在說(shuō)說(shuō)PROTEL 99 的原理圖庫(kù)吧！ 常用元器件都在protel DOS schematic Libraries.ddb里 此外還有protel DOS schematic 4000 CMOS (4000序列元件) protel DOS schematic Analog digital (A/D,D/A轉(zhuǎn)換元件) protel DOS schematic Comparator （比較器，如LM139之類） protel DOS schematic intel (Intel 的處理器和接口芯片之類) protel DOS schematic Linear

6、 （一些線性器件如555等） protel DOS schematic TTL（74序列的元件） >>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>

7、;>>>>>>>PCB 中各層的意思一、 Signal Layers(信號(hào)層)Protel99提供了16個(gè)信號(hào)層：Top （頂層）、Bottom（底層）和Mid1-Mid14（14個(gè)中間層）。信號(hào)層就是用來(lái)完成印制電路板銅箔走線的布線層。在設(shè)計(jì)雙面板時(shí)，一般只使用Top（頂層）和Bottom（底層）兩層，當(dāng)印制電路板層數(shù)超過(guò)4層時(shí)，就需要使用Mid（中間布線層）。二、Internal Planes(內(nèi)部電源/接地層)Protel99提供了Plane1-Plane4（4個(gè)內(nèi)部電源/接地層）。內(nèi)部電源/接地層主要用于4層以上印制電路板作為電源和接地專用布線

8、層，雙面板不需要使用。三、Mechanical Layers(機(jī)械層)機(jī)械層一般用來(lái)繪制印制電路板的邊框（邊界），通常只需使用一個(gè)機(jī)械層。有Mech1-Mech4（4個(gè)機(jī)械層）。四、Drkll Layers(鉆孔位置層)共有2層：“Drill Drawing”和“Drill Guide”。用于繪制鉆孔孔徑和孔的定位。五、Solder Mask(阻焊層)共有2層：Top（頂層）和Bottom（底層）。阻焊層上繪制的時(shí)印制電路板上的焊盤和過(guò)孔周圍的保護(hù)區(qū)域。六、Paste Mask(錫膏防護(hù)層)共有2層：Top（頂層）和Bottom（底層）。錫膏防護(hù)層主要用于有表面貼元器件的印制電路板，這時(shí)表帖元

9、器件的安裝工藝所需要的，無(wú)表帖元器件時(shí)不需要使用該層。七、Silkscreen(絲印層)共有2層：Top（頂層）和Bottom（底層）。絲印層主要用于繪制文字說(shuō)明和圖形說(shuō)明，如元器件的外形輪廓、標(biāo)號(hào)和參數(shù)等。八、Other(其它層)共有8層：“Keep Out（禁止布線層）”、“Multi Layer（設(shè)置多層面）”、“Connect（連接層）”“DRC Error（錯(cuò)誤層）”、2個(gè)“Visible Grid（可視網(wǎng)格層）”“Pad Holes（焊盤孔層）”和“Via Holes（過(guò)孔孔層）”。其中有些層是系統(tǒng)自己使用的如Visible Grid（可視網(wǎng)格層）就是為了設(shè)計(jì)者在繪圖時(shí)便于定位。而

10、Keep Put（禁止布線層）是在自動(dòng)布線時(shí)使用，手工布線不需要使用。對(duì)于手工繪制雙面印制電路板來(lái)說(shuō)，使用最多的是Top Layers（頂層銅箔布線）、Bottom Layers（底層銅箔布線）和Top Silkscreen（頂層絲引層）。每一個(gè)圖層都可以選擇一個(gè)自己習(xí)慣的顏色，一般頂層用紅色、底層用藍(lán)色、文字及符號(hào)用綠色或白色、焊盤和過(guò)孔用黃色。>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>&

11、gt;>>>>>>>>>>>>>>>>>>>>>>>>>>>>>Protel99快捷鍵大全·· |· 瀏覽：38 · |· 更新：2014-04-29 13:20 protelspacebar繪制導(dǎo)線，直線或總線時(shí)，改變走線模P+P-放置焊盤(PCB)enter選取或啟動(dòng)f1啟動(dòng)在線幫助窗口tab啟動(dòng)浮動(dòng)圖件的屬性窗口pgup放大窗口顯示比例pgdn縮小窗口顯示比例end刷

12、新屏幕x+a取消所有被選取圖件的選取狀態(tài)x將浮動(dòng)圖件左右翻轉(zhuǎn)y將浮動(dòng)圖件上下翻轉(zhuǎn)space將浮動(dòng)圖件旋轉(zhuǎn)90度shift+ctrl+左鼠移動(dòng)單個(gè)對(duì)象shift+單左鼠選定單個(gè)對(duì)象shift+ctrl+左鼠移動(dòng)單個(gè)對(duì)象(不受網(wǎng)格限制)shift+f4將打開的所有文檔窗口平鋪顯示shift+f5將打開的所有文檔窗口層疊顯示按shift+alt后移動(dòng)或拖動(dòng)移動(dòng)對(duì)象時(shí)，保持水平方向shift+ins將剪貼板里的圖件貼到編輯區(qū)里shift+del將選取圖件剪切放入剪貼板里shift+s實(shí)現(xiàn)單層顯示alt+tab在打開的各個(gè)應(yīng)用程序之間切換alt+backspace恢復(fù)前一次的操作alt+f4關(guān)閉prot

13、el按alt后移動(dòng)或拖動(dòng)移動(dòng)對(duì)象時(shí)，保持垂直方向spacebar繪制導(dǎo)線，直線或總線時(shí)，改變走線模式home以光標(biāo)位置為中心，刷新屏幕esc終止當(dāng)前正在進(jìn)行的操作，返回待命狀態(tài)backspace放置導(dǎo)線或多邊形時(shí)，刪除最末一個(gè)頂點(diǎn)delete放置導(dǎo)線或多邊形時(shí)，刪除最末一個(gè)頂點(diǎn)a彈出editalign子菜單b彈出viewtoolbars子菜單e彈出edit菜單f彈出file菜單g網(wǎng)格大小設(shè)置h彈出help菜單i彈出元件布局菜單j彈出editjump菜單(可調(diào)到元件、網(wǎng)絡(luò)等等）l彈出Document option對(duì)話框m彈出editmove子菜單n顯示、隱藏預(yù)拉線o彈出options、prefe

14、rences、layer等相關(guān)窗口p彈出place菜單q英制與公制切換r彈出reports菜單s彈出editselect子菜單t彈出tools菜單u刪除自動(dòng)布線菜單v彈出view菜單w彈出window菜單x彈出editdeselect菜單z彈出zoom菜單左箭頭光標(biāo)左移1個(gè)電氣柵格shift+左箭頭光標(biāo)左移10個(gè)電氣柵格右箭頭光標(biāo)右移1個(gè)電氣柵格shift+右箭頭光標(biāo)右移10個(gè)電氣柵格上箭頭光標(biāo)上移1個(gè)電氣柵格shift+上箭頭光標(biāo)上移10個(gè)電氣柵格下箭頭光標(biāo)下移1個(gè)電氣柵格shift+下箭頭光標(biāo)下移10個(gè)電氣柵格ctrl+t將選定對(duì)象以上邊緣為基準(zhǔn)，頂部對(duì)齊ctrl+l將選定對(duì)象以左邊緣為基

15、準(zhǔn)，靠左對(duì)齊leftctrl+r將選定對(duì)象以右邊緣為基準(zhǔn)，靠右對(duì)齊rightctrl+h將選定對(duì)象以左右邊緣的中心線為基準(zhǔn)，水平居中排列horizontalctrl+v將選定對(duì)象以上下邊緣的中心線為基準(zhǔn)，垂直居中排列verticalctrl+shift+h將選定對(duì)象在左右邊緣之間，水平均布horizontalctrl+shift+v將選定對(duì)象在上下邊緣之間，垂直均布verticalctrl+backspace取消前一次的恢復(fù)crtl+g跳轉(zhuǎn)到指定的位置crtl+ins將選取圖件復(fù)制到編輯區(qū)里ctrl+backspace取消前一次的恢復(fù)crtl+f尋找指定的文字ctrl+del刪除選取的元件（2

16、個(gè)或2個(gè)以上）ctrl+tab在打開的各個(gè)設(shè)計(jì)文件文檔之間切換crtl+單左鼠，再釋放crtl拖動(dòng)單個(gè)對(duì)象CTRLF：查找元件crtl+單左鼠，再釋放crtl拖動(dòng)單個(gè)對(duì)象按ctrl后移動(dòng)或拖動(dòng)移動(dòng)對(duì)象時(shí)，不受電器格點(diǎn)限制crtl+m調(diào)用測(cè)量工具進(jìn)行X，Y和距離測(cè)量CTRL+左鍵：在移動(dòng)元件時(shí)，可使與之相連的導(dǎo)線隨其一起移動(dòng)SHIFT+空格：可使走線在45，90，圓弧之間切換f3查找下一個(gè)匹配字符sP+W-放置導(dǎo)線(原理圖)P+T-放置網(wǎng)絡(luò)導(dǎo)線(PCB)S+A 選擇全部S+F  選擇走線F+a  文件另存為J+C 查找元件（PCB）t+

17、u+a清除所有層的銅箔畫線t+p彈出菜單后在Display選項(xiàng)欄-選中Transparet Layer，可以實(shí)現(xiàn)類似透明狀態(tài)顯示所有層f+L保存當(dāng)前打開的所有文件和文檔(L不分大小寫)e+a實(shí)現(xiàn)高級(jí)復(fù)制功能選項(xiàng)(可以實(shí)現(xiàn)拼版復(fù)制，相同網(wǎng)絡(luò)表復(fù)制，標(biāo)號(hào)相同復(fù)制等通過(guò)不同的打勾可以實(shí)現(xiàn)各種復(fù)制)g在畫線時(shí)很有用，切換鼠標(biāo)網(wǎng)格大小，也就是鼠標(biāo)撲捉網(wǎng)格的精度比如選1mil后很容易畫精確位置的線x+a取消所有被選取圖件的選取狀態(tài)v+d縮放視圖，以顯示整張電路圖View/Design managerv+f縮放視圖，以顯示所有電路部件View/Fit All ObjectsXAEEA：消釋DB：瀏覽元件庫(kù)S

18、HIFTS：看單面板EH：鼠標(biāo)進(jìn)入選中狀態(tài)ED=CTRL+X：鼠標(biāo)進(jìn)入刪除狀態(tài)Q：公英制轉(zhuǎn)換RM：測(cè)量EN：?jiǎn)蝹€(gè)選中EOS：設(shè)置新原點(diǎn)EJN：尋找網(wǎng)絡(luò)LDO：可設(shè)置層、電氣報(bào)錯(cuò)等ODTPOP：可設(shè)置字符、覆銅等2、編輯元件時(shí)：雙擊引腳，在DOT后打鉤，則顯示為低電平有效模樣3、修改元件的引腳長(zhǎng)短：進(jìn)入編輯界面，雙擊其引腳，彈出對(duì)話框，PIN的默認(rèn)值改為10。為最短4、在COPY別人的SCH時(shí)，先T-P打開對(duì)話框，在AUTO-JUNCTOIN前打鉤?？杀ＷC不會(huì)有多余的結(jié)點(diǎn)將本來(lái)交*而又沒聯(lián)的地方不連在一起  5、元件屬性對(duì)話框中的SHEET選項(xiàng)，默認(rèn)為*。不要改動(dòng)。否則會(huì)在加

19、載到PCB時(shí)出錯(cuò)6、SCH中，區(qū)分導(dǎo)線和直線的方法：導(dǎo)線（wire），默認(rèn)色彩為223；直線（polyline）,默認(rèn)色彩為2297、過(guò)孔焊盤與孔徑關(guān)系：40mil24mil,35mil20mil,28mil16mil,25mil12mil,20mil8mil板厚和最小孔徑關(guān)系：3.0mm/24mil,2.5mm20mil,2.5mm20mil,1.6mm12mil,1.0mm8mil8、雙擊SCH的邊框，彈出的對(duì)話框可直接修改紙型和紙的方向9、一般情況下，電氣檢查ERC是沒有必要的。但如果你畫的電路圖是多路并行重復(fù)的，那么我建議你T-E一下，因?yàn)槟菢颖饶阕约阂粋€(gè)一個(gè)的檢查要來(lái)得快而可*pp畫

20、元器件引角pA畫弧線PR畫矩形input輸入型,作為輸入引腳io雙向型,即可作為輸入引腳,又可作為輸出引腳output輸出型,作為輸出引腳openCollector集電極開路引腳passive無(wú)源型,該引腳為無(wú)電源引腳HiZ高阻型,為高阻狀態(tài)openEmitter發(fā)射極開路的引腳power電源型,該引腳接電源或地原理圖快捷鍵pp放置元器件pb畫總pu畫總線分支線po放置電源或地pn放置網(wǎng)絡(luò)符號(hào)DRC對(duì)照在PROTEL DXP2004中的DRC規(guī)則檢查項(xiàng)目,對(duì)于一些英文水平較薄弱的朋友是一個(gè)大難題,特和同事對(duì)其進(jìn)行整理一下,# c& d$ 2 L# ) o2 I, t% . R! ?PR

21、OTEL DXP2004 DRC 規(guī)則英文對(duì)照一、Error Reporting 錯(cuò)誤報(bào)告1 * K5 j 4 wA：Violations Associated with Buses 有關(guān)總線電氣錯(cuò)誤的各類型（共12項(xiàng)）" R( z, u# I3 y) y! n1 h$ Z/ Z; bus indices out of range 總線分支索引超出范圍. a' Y. w4 E2 P( c, 5 & OBus range syntax errors 總線范圍的語(yǔ)法錯(cuò)誤 7 x. q5 q) c1 m, W* A+ ZIllegal bus range values 非法

22、的總線范圍值Illegal bus definitions 定義的總線非法' j: V0 Y! ; P* ' w2 c7 uMismatched bus label ordering 總線分支網(wǎng)絡(luò)標(biāo)號(hào)錯(cuò)誤排序Mismatched bus/wire object on wire/bus 總線/導(dǎo)線錯(cuò)誤的連接導(dǎo)線/總線1 z6 K/ z* s* e) o1 ?9 _8 VMismatched bus widths 總線寬度錯(cuò)誤Mismatched bus section index ordering 總線范圍值表達(dá)錯(cuò)誤, l; e' x w% w6 DMismatched

23、electrical types on bus 總線上錯(cuò)誤的電氣類型* x: s: : Q8 oMismatched generics on bus (first index) 總線范圍值的首位錯(cuò)誤 d2 F) m4 . T* 4 Z/ u4 AMismatched generics on bus (second index) 總線范圍值末位錯(cuò)誤% f, |! o9 4 L+ dMixed generics and numeric bus labeling 總線命名規(guī)則錯(cuò)誤 ) J4 k* b. u# 9 B：Violations Associated Components 有關(guān)元件符號(hào)電氣錯(cuò)

24、誤（共20項(xiàng)）1 H, W* M- O2 T! a6 " A+ T4 K, MComponent Implementations with duplicate pins usage 元件管腳在原理圖中重復(fù)被使用Component Implementations with invalid pin mappings 元件管腳在應(yīng)用中和PCB封裝中的焊盤不符( J0 K& f% I1 ! / Q- H& k3 W1 dComponent Implementations with missing pins in sequence 元件管腳的序號(hào)出現(xiàn)序號(hào)丟失Component

25、contaning duplicate sub-parts 元件中出現(xiàn)了重復(fù)的子部分* i( h |& W) Z$ n# NComponent with duplicate Implementations 元件被重復(fù)使用Component with duplicate pins 元件中有重復(fù)的管腳Duplicate component models 一個(gè)元件被定義多種重復(fù)模型) # , ! I$ G$ gDuplicate part designators 元件中出現(xiàn)標(biāo)示號(hào)重復(fù)的部分: a, l5 y+ 2 WErrors in component model parameters 元

26、件模型中出現(xiàn)錯(cuò)誤的的參數(shù)7 b8 H: n$ B! WExtra pin found in component display mode 多余的管腳在元件上顯示. I& b4 ) ! s: I' n* y _0 & R0 yMismatched hidden pin component 元件隱藏管腳的連接不匹配Mismatched pin visibility 管腳的可視性不匹配Missing component model parameters 元件模型參數(shù)丟失Missing component models 元件模型丟失Missing component model

27、s in model files 元件模型不能在模型文件中找到Missing pin found in component display mode 不見的管腳在元件上顯示/ W- w$ h3 P7 D7 T/ kModels found in different model locations 元件模型在未知的路徑中找到- m( ?& E; |0 ) v4 a) SSheet symbol with duplicate entries 方框電路圖中出現(xiàn)重復(fù)的端口% m, G4 Y) B# E/ c8 R% C2 o' Un-designated parts requiring

28、 annotation 未標(biāo)記的部分需要自動(dòng)標(biāo)號(hào)2 P; * m4 u0 d; ! A& Unused sub-part in component 元件中某個(gè)部分未使用 ' G7 P( l/ 5 V: k. p n' VC：violations associated with document 相關(guān)的文檔電氣錯(cuò)誤（共10項(xiàng)）9 V+ T% _& Y" z8 D9 I9 w' conflicting constraints 約束不一致的duplicate sheet symbol name 層次原理圖中使用了重復(fù)的方框電路圖duplicate s

29、heet numbers 重復(fù)的原理圖圖紙序號(hào). w/ B) d4 5 " ; |. P0 W( Cmissing child sheet for sheet symbol 方框圖沒有對(duì)應(yīng)的子電路圖missing configuration target 缺少配置對(duì)象missing sub-project sheet for component 元件丟失子項(xiàng)目4 O9 J3 l) E0 K: t8 G+ 8 Imultiple configuration targets 無(wú)效的配置對(duì)象multiple top-level document 無(wú)效的頂層文件port not linked

30、 to parent sheet symbol 子原理圖中的端口沒有對(duì)應(yīng)到總原理圖上的端口/ j( q, L/ y0 O& o- G, c4 i9 a lsheet enter not linked to child sheet 方框電路圖上的端口在對(duì)應(yīng)子原理圖中沒有對(duì)應(yīng)端口 D：violations associated with nets 有關(guān)網(wǎng)絡(luò)電氣錯(cuò)誤（共19項(xiàng)）adding hidden net to sheet 原理圖中出現(xiàn)隱藏網(wǎng)絡(luò)8 % t1 i. l/ t1 q* z. n3 Xadding items from hidden net to net 在隱藏網(wǎng)絡(luò)中添加對(duì)象

31、到已有網(wǎng)絡(luò)中, s( ?$ S0 U# Z. |7 Eauto-assigned ports to device pins 自動(dòng)分配端口到設(shè)備引腳duplicate nets 原理圖中出現(xiàn)重名的網(wǎng)絡(luò)floating net labels 原理圖中有懸空的網(wǎng)絡(luò)標(biāo)簽; d! g! o& 2 ) F6 ?global power-objects scope changes 全局的電源符號(hào)錯(cuò)誤4 n# n! Y' J- T. u$ tnet parameters with no name 網(wǎng)絡(luò)屬性中缺少名稱6 s q9 M+ L$ snet parameters with no val

32、ue 網(wǎng)絡(luò)屬性中缺少賦值, y" * _9 g% z9 v" v% Wnets containing floating input pins 網(wǎng)絡(luò)包括懸空的輸入引腳nets with multiple names 同一個(gè)網(wǎng)絡(luò)被附加多個(gè)網(wǎng)絡(luò)名% H5 # 4 L- b, C4 x* X/ _nets with no driving source 網(wǎng)絡(luò)中沒有驅(qū)動(dòng)nets with only one pin 網(wǎng)絡(luò)只連接一個(gè)引腳nets with possible connection problems 網(wǎng)絡(luò)可能有連接上的錯(cuò)誤signals with multiple driver

33、s 重復(fù)的驅(qū)動(dòng)信號(hào)9 y* p" v7 G) X* o2 " % U1 |sheets containing duplicate ports 原理圖中包含重復(fù)的端口+ W9 g% I% c* e# ?$ m# z% k! gsignals with load 信號(hào)無(wú)負(fù)載7 Y8 Z2 o$ K7 j ?signals with drivers 信號(hào)無(wú)驅(qū)動(dòng)unconnected objects in net 網(wǎng)絡(luò)中的元件出現(xiàn)未連接對(duì)象, c8 ; Q- I# c5 yunconnected wires 原理圖中有沒連接的導(dǎo)線 E：Violations associated w

34、ith others有關(guān)原理圖的各種類型的錯(cuò)誤(3項(xiàng))No Error 無(wú)錯(cuò)誤Object not completely within sheet boundaries 原理圖中的對(duì)象超出了圖紙邊框' e9 W/ d6 t% C6 F$ c6 K, uOff-grid object原理圖中的對(duì)象不在格點(diǎn)位置 F：Violations associated with parameters 有關(guān)參數(shù)錯(cuò)誤的各種類型same parameter containing different types 相同的參數(shù)出現(xiàn)在不同的模型中same parameter containing differen

35、t values 相同的參數(shù)出現(xiàn)了不同的取值 - J$ A9 : Q0 f* z二、Comparator 規(guī)則比較A：Differences associated with components 原理圖和PCB上有關(guān)的不同(共16項(xiàng))Changed channel class name 通道類名稱變化# N( p: 1 # i% F. _Changed component class name 元件類名稱變化Changed net class name 網(wǎng)絡(luò)類名稱變化, j) f+ P( ( Z- sChanged room definitions 區(qū)域定義的變化Changed Rule 設(shè)計(jì)

36、規(guī)則的變化Channel classes with extra members 通道類出現(xiàn)了多余的成員5 V: d! t. a) c( & ; GComponent classes with extra members 元件類出現(xiàn)了多余的成員Difference component 元件出現(xiàn)不同的描述* d* Q% I% 6 A1 p: pDifferent designators 元件標(biāo)示的改變Different library references 出現(xiàn)不同的元件參考庫(kù)Different types 出現(xiàn)不同的標(biāo)準(zhǔn)& g/ h. w1 U2 B( Different foo

37、tprints 元件封裝的改變Extra channel classes 多余的通道類 w) $ m8 Q0 - z" eExtra component classes 多余的元件類! j9 z, 3 p7 s) X4 p5 t: MExtra component 多余的元件Extra room definitions 多余的區(qū)域定義 B：Differences associated with nets 原理圖和PCB上有關(guān)網(wǎng)絡(luò)不同（共6項(xiàng)）Changed net name 網(wǎng)絡(luò)名稱出現(xiàn)改變Extra net classes 出現(xiàn)多余的網(wǎng)絡(luò)類Extra nets 出現(xiàn)多余的網(wǎng)絡(luò)Ext

38、ra pins in nets 網(wǎng)絡(luò)中出現(xiàn)多余的管腳& v$ i " s! i$ 2 S1 VExtra rules 網(wǎng)絡(luò)中出現(xiàn)多余的設(shè)計(jì)規(guī)則: u+ * K O& C, PNet class with Extra members 網(wǎng)絡(luò)中出現(xiàn)多余的成員 C：Differences associated with parameters 原理圖和PCB上有關(guān)的參數(shù)不同（共3項(xiàng)）: O" a% j0 W4 M, h6 l% x4 vChanged parameter types 改變參數(shù)類型Changed parameter value 改變參數(shù)的取值Object

39、 with extra parameter 對(duì)象出現(xiàn)多余的參數(shù) 【Violations Associated with Buses】欄總線電氣錯(cuò)誤類型（1）【Bus indices out of range】：總線分支索引超出范圍?？偩€和總線分支線共同完成電氣連接，每個(gè)總線分支線都有自己的索引，當(dāng)分支線索引超出了總線的索引范圍時(shí)，將違反該規(guī)則。（2）【Bus range syntax errors】：總線范圍的語(yǔ)法錯(cuò)誤?？偩€的命名通常是由系統(tǒng)缺省設(shè)置的，但用戶也可以自己命名總線，當(dāng)用戶的命名違反總線的命名規(guī)則時(shí)，將違反該規(guī)則。（3）【Illegal bus definition】：非法的總線定

40、義。例如，總線與導(dǎo)線相連時(shí)，將違反該規(guī)則。（4）【Illegal bus range values】：非法的總線范圍值?？偩€的范圍及總線分支線的數(shù)目，當(dāng)兩者不相等時(shí)，將違反該規(guī)則。（5）【Mismatched bus label ordering】：總線分支線的網(wǎng)絡(luò)標(biāo)號(hào)的錯(cuò)誤排列。通?？偩€分支線是按升序或降序排列，不符合此條件時(shí)將違反該規(guī)則。% k7 Q+ O+ b A& R( X: k( J（6）【Mismatched bus widths】：總線寬度的不匹配。; K) D0 t( a d) I（7）【Mismatched Bus-Section index ordering】：總線

41、索引的錯(cuò)誤排序。( d% % f5 Z( b 8 T（8）【Mismatched Bus/Wire object in Wire/Bus】：導(dǎo)線與總線間的不匹配。（9）【Mismatched electrical types on bus】：總線上電氣類型的錯(cuò)誤。（10）【Mismatched Generics on bus(First Index)】：總線范圍值的首位錯(cuò)誤。總線首位英語(yǔ)總線分支線的首位對(duì)應(yīng)，如果不滿足，將違反該規(guī)則。3 K" J% t+ Q% N, W7 V/ y（11）【Mismatched Generics on bus(Second Index)】：總線范圍值

42、的末位錯(cuò)誤。（12）【Mixed generic and numeric bus labeling】：總線網(wǎng)絡(luò)標(biāo)號(hào)的錯(cuò)誤。采用了數(shù)字和符號(hào)的混合編號(hào)。' 2 P# J0 % c5 f5 |5 q( N? 【Violations Associated with Components】欄元件電氣錯(cuò)誤類型（1）【Component Implementation with duplicate pins usage】：原理圖中元件的管腳被重復(fù)使用了。6 N G' + L8 _: / H; c4 （2）【Component Implementation with invalid pin m

43、appings】：出現(xiàn)了非法的元件管腳封裝。元件的管腳應(yīng)與管腳的封裝一一對(duì)應(yīng)，不匹配時(shí)將違反該規(guī)則。+ : A$ b7 m2 n' v# n! e; H7 |7 P（3）【Component Implementation with missing pins in sequence】：元件管腳序號(hào)丟失。元件管腳的命名出現(xiàn)不連貫的序號(hào)，將違反該規(guī)則。（4）【Component containing duplicate sub-parts】：元件中包含了重復(fù)的子元件。（5）【Component with duplicate Implementations】：在一個(gè)原理圖中元件被重復(fù)使用了，該

44、錯(cuò)誤通常出現(xiàn)在層次原理圖的設(shè)計(jì)中。$ R" F% Q3 h9 f9 B* x（6）【Component with duplicate pins】：元件中出現(xiàn)了重復(fù)的管腳, D G& K1 L$ 6 C（7）【Duplicate Component Models】：一個(gè)元件被定義多種重復(fù)模型。; G7 1 w/ a; d. K8 C9 S8 （8）【Duplicate Part Designator】：存在重復(fù)的元件標(biāo)號(hào)。# ?4 U$ Y$ a8 H& Q（9）【Errors in Component Model Parameters】:元件模型中出現(xiàn)參數(shù)錯(cuò)誤。$ z

45、- e8 I- O1 L: 9 G$ n（10）【Extra pin found in component display mode】：元件顯示模型中出現(xiàn)多余的管腳。（11）【Mismatched hidden pin connections】：隱藏管腳的電氣連接錯(cuò)誤。（12）【Mismatched pin visibility】：管腳的顯示與用戶的設(shè)置不匹配。（13）【Missing Component Model Parameters】：元件模型參數(shù)丟失。3 b' m& % + T7 W! + C（14）【Missing Component Models】：元件模型丟失。（

46、15）【Missing Component Models in Model Files】：元件模型在模型文件中找不到。/ 2 u4 e1 Y g) W（16）【Missing pin found in component display mode】：元件的顯示中缺少某一管腳。（17）【Models Found in Different Model Locations】：元件模型在另一路徑而不是在指定路徑中找到。 V+ t; r w+ s& m8 T（18）【Sheet Symbol with duplicate entries】：方塊電路圖中出現(xiàn)了重復(fù)的端口。為防止該規(guī)則被違反，建議用

47、戶在進(jìn)行層次原理圖的設(shè)計(jì)時(shí)，在單張?jiān)韴D上采用網(wǎng)絡(luò)標(biāo)號(hào)的形式建立電氣連接，而不同的原理圖間采用端口建立電氣連接。（19）【Un-Designated parts requiring annotation】：未被標(biāo)號(hào)的元件需要自動(dòng)標(biāo)號(hào)。, n( I2 8 |, A% F/ （20）【Unused sub-part in component】：集成元件的某一部分在原理圖中未被使用。通常對(duì)未被使用的部分采用管腳懸空的方法，即不進(jìn)行任何的電氣連接。? 【Violations Associated with documents】欄文檔電氣連接錯(cuò)誤類型（1）【Conflicting Constraints

48、】：互相矛盾的制約屬性。（2）【Duplicate sheet numbers】：重復(fù)的圖紙編號(hào)。+ d* 2 / I# U（3）【Duplicate sheet Symbol names】：層次原理圖中出現(xiàn)了重復(fù)的方塊電路圖。: E6 a1 h; Q2 p' r& D（4）【Missing child sheet for sheet symbol】：方塊電路圖中缺少對(duì)應(yīng)的子原理圖。9 j8 s6 R) , p1 （5）【Missing Configuration Target】：缺少任務(wù)配置。" q5 G) W0 v5 G1 r! F（6）【Missing sub-

49、Project sheet for component】：元件丟失子項(xiàng)目。有些元件可以定義子項(xiàng)目，當(dāng)定義的子項(xiàng)目在固定的路徑中找不到時(shí)將違反該規(guī)則。（7）【Multiple Configuration Targets】：出現(xiàn)多重任務(wù)配置。1 K9 J$ h d7 S- r( V+ z（8）【Multiple Top-Level Documents】：多重一級(jí)文檔。; L! 8 ( w5 M( Q+ 5 M) Q! , / w（9）【Port not linked to parent sheet symbol】：子原理圖中電路端口與主方塊電路中端口間的電氣連接錯(cuò)誤。4 ! ! L9 m3 b" P9 E（10）【Sheet Entry not linked child sheet】電路端口與子原理圖間存在電氣連接錯(cuò)誤。/ a V/ R# G6 M? 【Violations Associated with Nets】欄網(wǎng)絡(luò)電氣連接錯(cuò)誤類型) U$ _0 t9 :