采用測頻原理的數(shù)字頻率計(jì)

1、學(xué)號：式修理7次學(xué)應(yīng)用設(shè)計(jì)課程名FPGA原理及應(yīng)用題目采用測頻原理的數(shù)字頻率計(jì)學(xué)院信息工程學(xué)院專業(yè)通信工程班級姓名指導(dǎo)教師陳適2021年6月20日課程設(shè)計(jì)任務(wù)書學(xué)生姓名：專業(yè)班級：通信1405班指導(dǎo)教師：陳適工作單位：信息工程學(xué)院題目：采用測頻原理的數(shù)字頻率計(jì)初始條件：VHDL硬件描述語言,QuartusII開發(fā)環(huán)境要求完成的主要任務(wù)：1 .采用測頻法,設(shè)計(jì)一個4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì)2 .其測量的范圍為19999KHz課程設(shè)計(jì)進(jìn)度安排序號階段內(nèi)容所需時(shí)間1力泵設(shè)計(jì)1天2軟件設(shè)計(jì)2天3系統(tǒng)調(diào)試1天4撰寫1天合計(jì)5天指導(dǎo)教師簽名:系主任或責(zé)任教師簽名:目錄摘要I.AbstractII1 F

2、PGA、VHDL以及QuartusII簡介1.1.1 FPGA簡介.1.1.2 VHDL簡介1.1.3 QuartusII簡介2.2頻率測量原理及方案3.2.1 設(shè)計(jì)要求3.2.2 測頻原理3.3系統(tǒng)設(shè)計(jì)4.3.1 系統(tǒng)實(shí)現(xiàn)方案提出及確定4.3.2 系統(tǒng)組成5.4數(shù)字頻率計(jì)VHDL設(shè)計(jì)與仿真6.5心得體會116參考文獻(xiàn)12附錄1.3摘要數(shù)字頻率計(jì)是采用數(shù)字電路制做成的能實(shí)現(xiàn)對周期性變化信號頻率測量的儀器.頻率計(jì)主要用于測量正弦波、矩形波、三角波和尖脈沖等周期信號的頻率值,其擴(kuò)展功能可以測量信號的周期和脈沖寬度.數(shù)字頻率計(jì)是數(shù)字電路中的一個典型應(yīng)用,實(shí)際的硬件設(shè)計(jì)用到的器件較多,連線比擬復(fù)雜,而

3、且會產(chǎn)生比擬大的延時(shí),造成測量誤差.假設(shè)使用現(xiàn)場可編程門陣列FPGA來實(shí)現(xiàn),可使整個系統(tǒng)大大簡化,而且提升了系統(tǒng)的整體性能和可靠性.本文介紹了測頻原理,在此根底上描述了如何通過VHDL語言編程,在QuartusII仿真平臺上編譯、仿真、調(diào)試,設(shè)計(jì)出一個4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì).關(guān)鍵字：FPGA,數(shù)字電路,測頻法,數(shù)字頻率計(jì)AbstractDigitalfrequencymeterismadeofdigitalcircuitsystemcanachieveperiodicchangesignalfrequencymeasurementinstrument.Frequencymeterism

4、ainlyusedtomeasuresinewave,rectangularwave,trianglewaveandsharppulseandotherperiodicsignalfrequencyvalue.Itsexpansionfunctioncanmeasurethesignalcycleandpulsewidth.Digitalfrequencymeterisatypicalapplicationofdigitalcircuit,theactualhardwaredesignusedmoredevices,wiringismorecomplex,andwillproducerelat

5、ivelylargedelay,resultinginmeasurementerror.IfthefieldprogrammablegatearrayFPGAisused,thewholesystemcanbegreatlysimplified,andthewholeperformanceandreliabilityofthesystemcanbeimproved.Thispaperintroducestheprincipleoffrequencymeasurement,basedonthedescriptionofhowtousetheVHDLprogramminglanguage,inth

6、eQuartusIIsimulationplatformcompiler,simulationanddebugging,thedesignofadigitalfrequency4decimaldigitaldisplaymeter.Keywords:FPGA,digitalcircuit,frequencymeasuringmethod,digitalfrequencymeter1 FPGA、VHDL以及QuartusII簡介首先對設(shè)計(jì)所采用的可編程邏輯器件FPGA、VHDL和QuartusII進(jìn)行簡單的介紹1.1 FPGA簡介FPGA是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件,它一般由

7、布線資源分隔的可編程邏輯單元構(gòu)成陣列,又由可編程I/O單元圍繞陣列構(gòu)成整個芯片,排列陣列的餓邏輯單元由布線通道中的可編程內(nèi)連線連接起來實(shí)現(xiàn)一定的邏輯功能.一個FPGA包含豐富的具有快速系統(tǒng)速度的邏輯門、存放器和I/O組成.FPGA/CPLD芯片都是特殊的ASIC芯片,除了具有ASIC的特點(diǎn)外還有一下幾個優(yōu)點(diǎn)：隨著超大規(guī)模集成電路VLSI工藝的不斷提升,單一芯片內(nèi)部可以容納上百萬個晶體管；FPGA/CPLD芯片出廠前100%都做過測試,不需要設(shè)計(jì)人員承當(dāng)風(fēng)險(xiǎn)和費(fèi)用；用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的的情況下,用不同軟件就可實(shí)現(xiàn)不同的功能,用FPGA/CPLD試制樣片,能以最快的速

8、度占領(lǐng)市場.FPGA/CPLD軟件包中有各種輸入工具、仿真工具、幅員設(shè)計(jì)及編程器等全線產(chǎn)品,使電路設(shè)計(jì)人員在較短的時(shí)間內(nèi)就可以完成電路的輸入、編譯、優(yōu)化、仿真,直至最后芯片的制作.1.2 VHDL簡介VHDL語言是一種用于電路設(shè)計(jì)的高級語言.它在80年代的后期出現(xiàn).最初是由美國國防部開發(fā)出來供美軍用來提升設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言VHDL的英文全寫是：VHSICVeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage譯成中文就是超高速集成電路硬件描述語言.因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中.目前,它在中

9、國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中.當(dāng)然在一些實(shí)力較為雄厚的單位,它也被用來設(shè)計(jì)ASIC.VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口.除了含有許多具有硬件特征的語句外,VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言.VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì),或稱設(shè)計(jì)實(shí)體可以是一個元件,一個電路模塊或一個系統(tǒng)分成外部或稱可視局部,及端口和內(nèi)部或稱不可視局部,既涉及實(shí)體的內(nèi)部功能和算法完成局部.在對一個設(shè)計(jì)實(shí)體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體.這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn).VHDL

10、主要特點(diǎn)有：1功能強(qiáng)大、設(shè)計(jì)靈活(2)支持廣泛、易于修改(3)強(qiáng)大的系統(tǒng)硬件描述水平(4)獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)(5)很強(qiáng)的移植水平(6)易于共享和復(fù)用VHDL系統(tǒng)優(yōu)勢：(1)與其他的硬件描述語言相比,VHDL具有更強(qiáng)的行為描述水平,從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最正確的硬件描述語言.強(qiáng)大的行為描述水平是避開具體的器件結(jié)構(gòu),從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證.(2)VHDL豐富的仿真語句和庫函數(shù),使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬.(2)VHDL語句的行為描述水平和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能.符合

11、市場需求的大規(guī)模系統(tǒng)高效,高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn).(3)對于用VHDL完成的一個確定的設(shè)計(jì),可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表.(4)VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性,設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu),也不必治理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么,而進(jìn)行獨(dú)立的設(shè)計(jì).1.3QuartusII簡介QuartusII作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)水平和直觀易用的接口,越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡送.當(dāng)前官方提供下載的最新版本是v13.0.QuartusII(3.0和更高版本)設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能Har

12、dCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具.工程師使用同樣的低價(jià)位工具對StratixFPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì),又可以設(shè)計(jì)HardCopyStratix器件用于批量成品.系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用QuartusII軟件評估HardCopyStratix器件的性能和功耗,相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì).QuartusII可編程邏輯軟件屬于第四代PLD開發(fā)平臺.該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求,其中包括支持基于Internet的協(xié)作設(shè)計(jì).Quartus平臺與Cadence.ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供給商的開發(fā)工具相兼容,改良了

13、軟件的LogicLock模塊設(shè)計(jì)功能,增添了FastFit編譯選項(xiàng),推進(jìn)了網(wǎng)絡(luò)編輯性能,而且提升了調(diào)試水平.2頻率測量原理及方案2.1 設(shè)計(jì)要求1 .采用測頻法,設(shè)計(jì)一個4位十進(jìn)制數(shù)字顯示的數(shù)字頻率計(jì)2 .其測量的范圍為19999KHz2.2 測頻原理數(shù)字頻率計(jì)是用于測量信號頻率的電路.本設(shè)計(jì)采用測頻原理對數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì),下面對測頻原理進(jìn)行簡要介紹.測頻率時(shí),以分頻后的時(shí)鐘信號作為閘門信號,由于輸入信號的頻率大于閘門信號頻率,所以在閘門信號周期內(nèi),計(jì)算輸入信號的周期數(shù)目,就可以計(jì)算出輸入信號的頻率值了.原理圖如圖1所示：被測信號閘門信號在確定的閘門時(shí)間號的頻率為：fx=Nx/Tw的數(shù)值Nx

14、有關(guān).圖1原理圖Tw內(nèi),記錄被測信號的變化周期數(shù)或脈沖個數(shù)Nx,那么被測信這種方法的計(jì)數(shù)值會產(chǎn)生土個字誤差,測試精度與計(jì)數(shù)器中記錄3系統(tǒng)設(shè)計(jì)3.1 系統(tǒng)實(shí)現(xiàn)方案提出及確定方法一：采用小規(guī)模數(shù)字集成電路制作被測信號經(jīng)過放大整形變換為脈沖信號后加到主控門的輸入端,時(shí)基信號經(jīng)限制電路產(chǎn)生閘門信號送至主控門,只有在閘門信號采樣期間內(nèi)輸入信號才通過主控門,假設(shè)時(shí)基信號周期為T,進(jìn)入計(jì)數(shù)器的輸入脈沖數(shù)為N,那么被信號的測頻率其頻率F=N/T,其原理方框圖如圖2所示圖2方案一測頻原理圖方案二：采用單片機(jī)進(jìn)行測頻限制單片機(jī)技術(shù)比擬成熟,功能也比擬強(qiáng)大,被測信號經(jīng)放大整形后送入測頻電路,由單片機(jī)對測頻電路的輸出

15、信號進(jìn)行處理,得出相應(yīng)的數(shù)據(jù)送至顯示器顯示.原理方框圖如圖3所示.圖3單片機(jī)測頻電路原理圖采用這種方案優(yōu)點(diǎn)是依賴成熟的單片機(jī)技術(shù)、運(yùn)算功能較強(qiáng)、軟件編程靈活、自由度大、設(shè)計(jì)本錢也較低,缺點(diǎn)是顯而易見的,在傳統(tǒng)的單片機(jī)設(shè)計(jì)系統(tǒng)中必須使用許多分立元件組成單片機(jī)的外圍電路,整個系統(tǒng)顯得十分復(fù)雜,并且單片機(jī)的頻率不能做得很高,使得測量精度大大降低.萬案三：采用現(xiàn)場可編程門陣列FPGA為限制核心采用現(xiàn)場可編程門陣列FPGA為限制核心,利用VHDL語言編程,下載燒制實(shí)現(xiàn).將所有器件集成在一塊芯片上,體積大大減小的同時(shí)還提升了穩(wěn)定性,可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路,測頻測量精度高,測量頻率范圍大,而且編程

16、靈活、調(diào)試方便.綜合上述分析,方案三為本設(shè)計(jì)測量局部最正確選擇方案.3.2 系統(tǒng)組成如圖4所示,本系統(tǒng)包含輸入模塊,FPGA模塊,顯示模塊.輸入模塊包括基準(zhǔn)時(shí)鐘,復(fù)位信號和被測信號.FPGA模塊是系統(tǒng)的核心局部,其包括分頻、7位十進(jìn)制計(jì)數(shù)器、數(shù)據(jù)處理和動態(tài)譯碼.當(dāng)系統(tǒng)正常工作時(shí),分頻局部的作用是對基準(zhǔn)時(shí)鐘進(jìn)行分頻,得到一個閘門信號,作為7位十進(jìn)制計(jì)數(shù)器的使能信號.數(shù)據(jù)處理局部用于取7位十進(jìn)制計(jì)數(shù)器的有效高4位數(shù)據(jù),送入動態(tài)顯示譯碼局部進(jìn)行顯示譯碼.顯示模塊用于顯示頻率值.FPGA基準(zhǔn)時(shí)鐘J分頻I復(fù)位信號被測信號7位十進(jìn)制計(jì)數(shù)器數(shù)據(jù)處理態(tài)示碼動U譯圖4系統(tǒng)組成框圖4數(shù)字頻率計(jì)VHDL設(shè)計(jì)與仿真本

17、設(shè)計(jì)采用QuartusII13.1對數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì).設(shè)計(jì)步驟如下：(1)翻開工程及設(shè)計(jì)輸入1)雙擊桌面QuertusII13.1的圖標(biāo)翻開軟件；2)File>OpenProject翻開事先已經(jīng)創(chuàng)立并保存的工程文件,文件及源代碼初始頁面如圖5所示；注意：文件夾要用英文命名圖5初始界面示意圖3)運(yùn)行程序得到設(shè)置界面,此時(shí)需要先添加中間變量再設(shè)置各個變量參數(shù)的數(shù)據(jù)類型,運(yùn)行設(shè)置圖如圖6所示；圖6運(yùn)行設(shè)置圖存放器等參量如圖6所示,例如b1b7,bcd0bcd3等.這里我們將顯示類型設(shè)置為波形；clkl的值設(shè)置為100ns,顯示波形也設(shè)置為要添加的管腳、rtnclk的值設(shè)置為10.0ns,波形

18、；start的初始值為十進(jìn)制顯示.1"；b1b7、bcd、bcd0bcd3以及q和qq的數(shù)值類型都設(shè)置為(2)功能仿真1)保存設(shè)置參數(shù)后點(diǎn)擊界面上方的“運(yùn)行按鈕,耐心等待幾分鐘(運(yùn)行時(shí)長和參圖7仿真圖由輸入設(shè)置我們可以計(jì)算出理論值:Nx=5000X10=50000fx=50000/200=250仿真后輸出b3b2b1的值為253,與理論值相比擬存在很小的誤差,根本上可以認(rèn)為是一致的,從而得出仿真結(jié)果正確的結(jié)論.2鼠標(biāo)點(diǎn)擊左上方“調(diào)節(jié)圖標(biāo)后光標(biāo)變?yōu)椤?號,點(diǎn)擊鼠標(biāo)左鍵放大圖片點(diǎn)擊鼠標(biāo)右鍵縮小圖片調(diào)節(jié)界面以直觀得觀察輸入輸出,放大后的界面如圖8所示；圖8放大后的仿真圖由放大后的仿真圖,我

19、們可以清楚得看到q欄和qq欄的逐個計(jì)數(shù),也可以很明顯得觀察到clk信號波形和clkl信號得波形關(guān)系.3點(diǎn)擊菜單欄的“Tools,從下拉列表里選擇“NetistViewers",再從下一級的下拉列表中選擇“RTLViewers便可得RTL圖,如圖9所示；(1IL-kF圖9RTL圖4通過調(diào)出綜合圖可以得到綜合的實(shí)驗(yàn)數(shù)據(jù),比方總的存放器個數(shù)Totalregisters以及RevisionName,Totalmemorybits等,FlowSummary截圖如圖10所示；圖10綜合圖5心得體會本設(shè)計(jì)采用FPGA技術(shù),利用測頻法的原理和VHDL語言,采用自頂向下的設(shè)計(jì)方法,實(shí)現(xiàn)了1Hz10kH

20、z測量范圍的四位十進(jìn)制的數(shù)字頻率計(jì),并在QuartusII軟件平臺下對設(shè)計(jì)工程進(jìn)行的了編譯和時(shí)序仿真.實(shí)驗(yàn)結(jié)果說明,該系統(tǒng)能夠滿足本次設(shè)計(jì)的要求,并且具有測量誤差小,可靠性高的優(yōu)點(diǎn).通過本次FPGA課程設(shè)計(jì),我發(fā)現(xiàn)了自己的很多缺乏,發(fā)現(xiàn)了很多知識上的漏洞.同時(shí)也看到了自己的實(shí)踐經(jīng)驗(yàn)還是比擬缺乏,理論聯(lián)系實(shí)際的水平還急需提升.這次課程設(shè)計(jì)讓我學(xué)到了很多,不僅是穩(wěn)固了先前學(xué)的EDA技術(shù)的理論知識,而且也培養(yǎng)了我的動手水平,更令我的創(chuàng)造性思維得到拓展.在課程設(shè)計(jì)中一個人的力量是遠(yuǎn)遠(yuǎn)不夠的,真正的完成任務(wù)需要共同的智慧與勞動,團(tuán)結(jié)協(xié)作是我們成功的一項(xiàng)非常重要的保證.在這個過程中,我也曾經(jīng)由于實(shí)踐經(jīng)驗(yàn)的

21、缺乏失落過,也曾經(jīng)為仿真成功而熱情高漲.我在本次課程設(shè)計(jì)中學(xué)到的另一個重要的品質(zhì)是細(xì)心認(rèn)真.在此次設(shè)計(jì)中,由于編程的時(shí)候沒有做到足夠的細(xì)心,導(dǎo)致一串代碼弄混了.但是密密麻麻的英文字母混在一起,我始終沒有發(fā)現(xiàn).最終在調(diào)試的時(shí)候,就出現(xiàn)了問題.只知道出現(xiàn)了問題,就是不知道到問題的根源在哪里,好長時(shí)間都沒有找出問題的所在.這也讓我真正的明白了科學(xué)的嚴(yán)謹(jǐn)性,它不允許出半點(diǎn)過失,否那么后果會是比擬麻煩的.做其他事情也一樣,都需要我們付出足夠的認(rèn)真去對待,才能順利的完成.對我而言,知識上的收獲重要,精神上的豐收更加可喜.本次應(yīng)用設(shè)計(jì)讓我知道了學(xué)無止境的道理.我們每一個人永遠(yuǎn)不能滿足于現(xiàn)有的成就,人生就像在

22、爬山,一座山峰的后面還有更高的山峰在等著你.這次課程設(shè)計(jì)不僅夯實(shí)了我的理論根底,鍛煉了我的動手實(shí)踐做工程的水平,對今后的職業(yè)開展也有很大的參考價(jià)值.6參考文獻(xiàn)1劉睿強(qiáng)、陳鴻、鄧顯林.FPGA應(yīng)用技術(shù)及實(shí)驗(yàn).北京理工大學(xué)出版社.2021.12顧巨峰、周浩洋.基于可編程邏輯器件的多功能數(shù)字頻率計(jì).東南大學(xué)出版社.2002.53趙曙光、郭萬有.可編程邏輯器件原理、開發(fā)與應(yīng)用.西安電子科技大學(xué)出版社,2000.14杜建國.VerilogHDL硬件描述語言.國防工業(yè)出版社.2021.8.5趙雅興.FPGA原理、設(shè)計(jì)與應(yīng)用.天津大學(xué)出版社.1999.126李景華,杜玉遠(yuǎn).可編程邏輯器件與EDA技術(shù).東北大

23、學(xué)出版社.2002.5附錄源代碼:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypljisport(start:instd_logic;-復(fù)位信號clk:instd_logic;-系統(tǒng)時(shí)鐘clk1:instd_logic;-被測信號yy1:outstd_logic_vector(7downto0);-八段碼w1:outstd_logic_vector(3downto0);-數(shù)碼管位選信號endplj;signasignasignasignasignasignasignaarchitectu

24、rebehavofPLjisb1,b2,b3,b4,b5,b6,b7:std_logic_vector(3downto0);-十進(jìn)制計(jì)數(shù)器-BCD碼存放器-秒分頻系數(shù)-動態(tài)掃描分頻系數(shù)-使能信號,有效被測信號-小數(shù)點(diǎn)bcd:std_logic_vector(3downto0);q:integerrange0to49999999;qq:integerrange0to499999;en,bclk:std_logic;sss:std_logic_vector(3downto0);bcd0,bcd1,bcd2,bcd3:std_logic_vector(3downto0);-存放7位十位計(jì)數(shù)器中有效的

25、高4位數(shù)據(jù)beginsecond:process(clk)-此進(jìn)程產(chǎn)生一個持續(xù)時(shí)間為一秒的的閘門信號beginifstart='1'thenq<=0;elsifclk'eventandclk='1'thenifq<49999999thenq<=q+1;elseq<=49999999;endif;endif;ifq<49999999andstart='0'thenen<='1'elseen<='0'endif;endprocess;and2:process(en,cl

26、k1)-此進(jìn)程得到7位十進(jìn)制計(jì)數(shù)器的計(jì)數(shù)脈沖beginbclk<=clk1anden;endprocess;com:process(start,bclk)-此進(jìn)程完成對被測信號計(jì)脈沖數(shù)beginifstart='1'then-復(fù)位b1<="0000"b2<="0000"b3<="0000"b4<="0000"b5<="0000"b6<="0000"b7<="0000"elsifbclk'

27、;eventandbclk='1'thenifb1="1001"thenb1<="0000"-此IF語句完成個位十進(jìn)制計(jì)數(shù)ifb2="1001"thenb2<="0000"-此IF語句完成百位十進(jìn)制計(jì)數(shù)ifb3="1001"thenb3<="0000"-此IF語句完成千位十進(jìn)制計(jì)數(shù)ifb4="1001"thenb4<="0000"-此IF語句完成萬位十進(jìn)制計(jì)數(shù)ifb5="1001&quo

28、t;THENb5<="0000"-此IF語句完成十萬位十進(jìn)制計(jì)數(shù)ifb6="1001"thenb6<="0000"-此IF語句完成百萬位十進(jìn)制計(jì)數(shù)ifb7="1001"thenb7<="0000"-此IF語句完成千萬位十進(jìn)制計(jì)數(shù)elseb7<=b7+1;endif;elseb6<=b6+1;endif;elseb5<=b5+1;endif;elseb4<=b4+1;endif;elseb3<=b3+1;endif;elseb2<=b2+1;e

29、ndif;elseb1<=b1+1;endif;endif;endprocess;process(clk)-此進(jìn)程把7位十進(jìn)制計(jì)數(shù)器有效的高4位數(shù)據(jù)送如bcd03;并得到小數(shù)點(diǎn)信息beginifrising_edge(clk)thenifen='0'thenifb7>"0000"thenbcd3<=b7;bcd2<=b6;bcd1<=b5;bcd0<=b4;sss<="1110"elsifb6>"0000"thenbcd3<=b6;bcd2<=b5;bcd1&

30、lt;=b4;bcd0<=b3;sss<="1101"elsifb5>"0000"thenbcd3<=b5;bcd2<=b4;bcd1<=b3;bcd0<=b2;sss<="1011"elsebcd3<=b4;bcd2<=b3;bcd1<=b2;bcd0<=b1;sss<="1111"endif;endif;endif;endprocess;weixuan:process(clk)-此進(jìn)程完成數(shù)據(jù)的動態(tài)顯示beginifclk'e

31、ventandclk='1'thenifqq<99999thenqq<=qq+1;bcd<=bcd3;w1<="0111"ifsss="0111"thenyy1(0)<='0'elseyy1(0)<='1'endif;elsifqq<199999thenqq<=qq+1;bcd<=bcd2;w1<="1011"ifsss="1011"thenyy1(0)<='0'elseyy1(0)<='1'endif;elsifqq<299999thenqq<=