基于FPGA雙RAM乒乓操作的數(shù)據(jù)存儲(chǔ)系統(tǒng)的研究_圖文

1、科技信息。機(jī)械與電子o2010年第2l期基于FPGA雙RAM乒乓操作的數(shù)據(jù)存儲(chǔ)系統(tǒng)的研究錢黃生1夏忠珍z11。中國(guó)電子科技集團(tuán)公司第四十一研究所山東青島266555;2.南京立漢化學(xué)有限公.-3江蘇南京211102l【搐要】本文闡速了在對(duì)實(shí)時(shí)性要求較高,而對(duì)數(shù)據(jù)存儲(chǔ)深度要求不高的數(shù)據(jù)采集系統(tǒng)中,用FPGA構(gòu)建雙RAM來(lái)乒乓存儲(chǔ)數(shù)據(jù)的方法,重點(diǎn)介紹了乒乓操作的控制方法。本方法在XILINX9.1軟件中通過(guò)時(shí)序仿真。并且通過(guò)XC2VP20驗(yàn)證了本方法完全能夠滿足設(shè)計(jì)的要求?！娟P(guān)鍵詞】FPGA;KAM;乒乓操作0引言經(jīng)過(guò)70年的不斷發(fā)展,FPGA已由當(dāng)初的1200門發(fā)展成為今天的百萬(wàn)門級(jí)。通過(guò)不斷更

2、新優(yōu)化產(chǎn)品架構(gòu)和生產(chǎn)工藝,實(shí)現(xiàn)了更多的邏輯單元、更高的性能、更低的單位成本和功耗【11。本文用到的FPGA是xilinx公司Virtex-Il Pro家族的xc2vp20芯式RAM以及88個(gè)18KB的Block RAM嘲。由于本系統(tǒng)的存儲(chǔ)深度不大,所以采用FPGA片內(nèi)資源來(lái)構(gòu)建RAM。這樣效率更高.且使用方便,而且還可以避免板級(jí)信號(hào)干擾。既節(jié)省了印制板空間又節(jié)約了成本。1乒乓操作原理乒乓操作口棚是種經(jīng)常應(yīng)用于數(shù)據(jù)流控制的處理方法。圖l是它的典型操作示意圖。乒乓操作的處理流程為:輸人數(shù)據(jù)流通過(guò)“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖區(qū).數(shù)據(jù)緩沖模塊選擇雙口RAM(DPRAM或單r】RA

3、M,FIFO等。在第一個(gè)周期,將輸入的數(shù)據(jù)流緩存到。數(shù)據(jù)暫存單元1”:在第2個(gè)周期,通過(guò)“輸人數(shù)據(jù)選擇單元”的切換,將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)暫存單元2”,同時(shí)將“數(shù)據(jù)暫存單元1”緩存的第1個(gè)周期數(shù)據(jù)通過(guò)“輸出數(shù)據(jù)選擇單元”的選擇。輸送到“數(shù)據(jù)處理單元”即上位機(jī)凄走進(jìn)行處理;在第3個(gè)緩沖周期通過(guò)“輸人數(shù)據(jù)選擇單元”的再次切換,將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)暫存單元1”,同時(shí)將“數(shù)據(jù)暫存單元2”緩存的第2個(gè)周期的數(shù)據(jù)通過(guò)“輸出數(shù)據(jù)選擇單元”切換,輸送到“數(shù)據(jù)處理單元”進(jìn)行運(yùn)算處理。如此循環(huán)。輸入輸出數(shù)數(shù)據(jù)據(jù)數(shù)據(jù)刊l(D骱PRA甑M1選擇選擇處單元單元理墮2選lI數(shù)篙DPA單M亍2P一2選l了E 圖1

4、典型乒乓操作操作示意圖乒乓操作的最大特點(diǎn)是通過(guò)“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換,將經(jīng)過(guò)緩沖的數(shù)據(jù)流不斷輸送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算與處理。將乒乓操作模塊作為一個(gè)整體,通過(guò)觀察此模塊兩端的數(shù)據(jù),發(fā)現(xiàn)輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的,因此非常適合對(duì)數(shù)據(jù)流進(jìn)行流水線式處理。所以乒乓操作常常應(yīng)用于流水線式算法.完成數(shù)據(jù)的無(wú)縫緩沖與處理。本文采用這種方法是為了實(shí)現(xiàn)采樣后的數(shù)據(jù)能被較連續(xù)地輸送人上位機(jī)進(jìn)行處理,顯示波形等。2FPGA仞化雙口RAMXilinx公司為相應(yīng)的FPGA器件提供了很多的IP核,可根據(jù)需要調(diào)用來(lái)直接使用。例化雙口M時(shí).可以選擇Block R

5、AM來(lái)例化4Kx 32bit的雙口RAM。component dpramport(addra:IN std_logie_VECTOR(1l downto0;addrb:IN std_logicVECTOR(1l downto o;clka:IN std_logic;cikb:IN std_logie;dina:IN stdlogic_VECTOR(13downto o;dinb:IN std_logicVECTOR(I3downto o;doutb:OUT stdlogic_VECTOR(13downto o;erla:IN std_logic;enb:IN std_logic;w能:IN s

6、td_logie;web:IN stdlogic;end component;雙端¨RAM兩個(gè)端口完全獨(dú)立,支持寬度1到256bit,深度2到IM字的數(shù)據(jù)。雙端口RAM由兩套地址線、控制線和數(shù)據(jù)線組成.分別與兩端的系統(tǒng)相連。本文雙端口RAM一端連接AD芯片的數(shù)據(jù)輸出端,另一端通過(guò)PCI9054與L位機(jī)CPU交換數(shù)據(jù)。A端口配置為只寫模式,AD芯片準(zhǔn)換輸ffj的數(shù)據(jù)由其寫入。B端訂配置為讀寫模式,可以方便驗(yàn)證出讀出數(shù)據(jù)的正確性。同時(shí)每個(gè)端口都具有使能和讀寫管腳。Addra和addrb是地址線.elka和clkb是時(shí)鐘。dina和dinb是A、B 端幾輸入的數(shù)據(jù).doutb是B端Ll輸出

7、的數(shù)據(jù),ella和errb是A、B端口的使能信號(hào),wea和web是A、B端u的讀寫信號(hào)。3邏輯實(shí)現(xiàn)數(shù)據(jù)2選l單元選擇切換兩塊RAM的地址線、讀寫線以及使能線。對(duì)于單塊雙端n RAM,A端¨輸入數(shù)據(jù)時(shí),地址線即為計(jì)數(shù)器產(chǎn)生的連續(xù)地址,輸入數(shù)據(jù)就是AD芯片轉(zhuǎn)換后的數(shù)寧信號(hào)。計(jì)數(shù)器記到數(shù)據(jù)寫滿RAM空間時(shí),停止計(jì)數(shù)。此時(shí)等待CPU讀取,此時(shí)另外一塊RAM正在輸出數(shù)據(jù)。CPu通過(guò)其B端【J讀出數(shù)據(jù)。傘部完成后再進(jìn)行輪換。對(duì)第2片RAM進(jìn)行寫撩作.讀取第1塊RM內(nèi)數(shù)據(jù)(aJ讀寫梅供信仿真田支奠支支Ij.。?Ij氣j囊曼: :.:!j!?j。!。j:tt.1_.:。,:.:.:.I、:tj?。000誓苫j i0寸0:(b實(shí)際采樣敷據(jù)波形田圈2仿真與實(shí)際采樣數(shù)據(jù)波形圖數(shù)據(jù)流進(jìn)行無(wú)縫傳輸時(shí),在理想的乒乓讀寫時(shí)序下,此時(shí)RAM為非讀即寫狀態(tài)。讀寫切換控制信號(hào)較簡(jiǎn)單,但是采樣率為20MHz以及系統(tǒng)總線為CPCI情況下,CPU讀取數(shù)據(jù)的時(shí)間遠(yuǎn)小于FPGA內(nèi)部雙口RAM寫入相同數(shù)據(jù)的時(shí)間。于是可能導(dǎo)致以下情況:A端口輸人數(shù) 據(jù)后,CPU讀取另外一RAM數(shù)據(jù)還未完成,即出現(xiàn)等n:轉(zhuǎn)第96頁(yè) 基于FPGA雙RAM乒乓操作的數(shù)據(jù)存儲(chǔ)系統(tǒng)的研究作者:錢黃生, 夏忠珍作者單位:錢黃生(中國(guó)電子科技集團(tuán)公司第四十一研究所,山東,青島,266555, 夏忠珍(南京立漢化學(xué)有限公司,江蘇,南京,