EDA技術(shù)及應(yīng)用課程設(shè)計報告報告

1、edaK術(shù)及應(yīng)用課程設(shè)計報告1) 題目：數(shù)字頻率計的設(shè)計班級：白動化132學(xué)生姓名：王肖亮指導(dǎo)老師：潘清明引言.數(shù)字頻率計數(shù)字頻率計是采用數(shù)字電路制做成的能實現(xiàn)對周期性變化信號頻率測量的儀器。頻率計主要用于測量正弦波、矩形波、三角波和尖脈沖等周期信號的頻率值。其擴展功能可以測量信號的周期和脈沖寬度。通常說的，數(shù)字頻率計是指電子計數(shù)式頻率計。測量頻率的方法有很多，按照其工作原理分為無源測量法、比較法、示波器法和計數(shù)法等。計數(shù)法在實質(zhì)上屬于比較法，其中最常用的方法是電子計數(shù)器法。電子計數(shù)器是一種最常見、最基本的數(shù)字化測量儀器。數(shù)字計數(shù)式頻率計能直接計數(shù)單位時間內(nèi)被測信號的脈沖數(shù)，然后以數(shù)字形式顯示

2、頻率值。這種方法測量精確度高、快速，適合不同頻率、不同精確度測頻的需要。電子計數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻法。由于數(shù)字電路的飛速發(fā)展和集成電路的普及，計數(shù)器的應(yīng)用十分廣泛。利用電子計數(shù)器測量頻率具有精度高，顯示醒目直觀，測量迅速，以及便于實現(xiàn)測量過程自動化等一系列突出優(yōu)點，所以該方法是目前最好的。在電子技術(shù)領(lǐng)域，頻率是一個最基本的參數(shù)。數(shù)字頻率計作為一種最基本的測量儀器以其測量精度高、速度快、操作簡便、數(shù)字顯示等特點被廣泛應(yīng)用。許多物理量，例如溫度、壓力、流量、液位、PH值、振動、位移、速度等通過傳感器轉(zhuǎn)換成信號頻率，

3、可用數(shù)字頻率計來測量。尤其是將數(shù)字頻率計與微處理器相結(jié)合，可實現(xiàn)測量儀器的多功能化、程控化和智能化.隨著現(xiàn)代科技的發(fā)展，基于數(shù)字式頻率計組成的各種測量儀器、控制設(shè)備、實時監(jiān)測系統(tǒng)已應(yīng)用到國際民生的各個方面。2) .EDA技術(shù)現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機的電子設(shè)計自動化技術(shù)，即EDA技術(shù)。EDA技術(shù)是依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電路而隨著技術(shù)的進步，EDA技術(shù)更多地應(yīng)用到各個電子系統(tǒng)中已成一種趨勢，本設(shè)計主要設(shè)計一8位10進制頻率

4、計。QuartusII是Altera公司的綜合性PLD/FPG/W發(fā)軟件，支持原理圖、VHDLVerilogHDL以及AHDLAlteraHardwareDescriptionLanguage)等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。QuartusII可以在XRLinux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，

5、簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具.1. 實驗?zāi)康?1) 熟悉Quartusn/ISESuite/ispLEVER軟件的基本使用方法。(2) 熟悉GW48-C或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。(3) 學(xué)習VHDL本邏輯電路的綜合設(shè)計應(yīng)用。2. 實驗內(nèi)容設(shè)計并調(diào)試好8位十進制數(shù)字頻率計，并用GW48-C阪其他EDA實驗開發(fā)系統(tǒng)(事先應(yīng)選定擬采用的實驗芯片的型號)進行硬件驗證。3. 實驗要求(1) 畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2) 編寫各個VHDLW程序(3) 根據(jù)系統(tǒng)的功能，選

6、好測試用例，畫出測試輸入信號波形或編好測試程序。(4) 根據(jù)選用的EDA實驗開發(fā)裝置編號用于硬件驗證的管腳鎖定表格或文件。(5) 記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結(jié)果。(6) 記錄實驗過程中出現(xiàn)的問題及解決辦法。4. 系統(tǒng)設(shè)計思路8位十進制數(shù)字頻率計由1個測頻控制信號發(fā)生器TESTCTL8個有時鐘使能的十進制計數(shù)器CNT1Q1個32位鎖存器REG32B&成。以下分別敘述頻率計各邏輯模塊的功能與設(shè)計方法。)測頻控制信號發(fā)生器的設(shè)計頻率測量的基本原理是計算每秒內(nèi)待測信號的脈沖個數(shù)。這就要求TESTCTL計數(shù)使能信號TSTENte產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的

7、ENA使能端進行同步控制。當TETENS電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所記的數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進32位鎖存器REG32E,由外部的7段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有一清零信號CLR_CNTt計數(shù)器進行清零，為下一秒鐘的技術(shù)操作做準備。測頻控制信號發(fā)生器的工作時序，需首先建立一個由D觸發(fā)器構(gòu)成的二分頻器，在每次時鐘CLK的頻率取1Hz,而信號TSTEN勺脈寬恰好為1s,可以用作閘門信號。此時，根據(jù)測頻的時序要求，可得出信號LOA訝日CLR_CNT勺邏輯描述。在計數(shù)完成后，即計數(shù)使能信號TSTENfc1S

8、的高電平后，利用其反相值的上跳沿產(chǎn)生一個鎖存信號LOAD0.5s后，CLR_CNT產(chǎn)生一個清零信號上跳沿。測頻控制信號發(fā)生器工作時序高質(zhì)量的測頻控制信號發(fā)生器的設(shè)計十分重要，設(shè)計中要對其進行仔細的實時仿真（TIMINGSIMULATION,防止可能產(chǎn)生的毛刺。）寄存器REG32曲設(shè)計設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。若已有32位BC咽存在于此模塊的輸入口，在信號LOAD勺上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B勺輸出端輸出，然后由實驗板上的7段譯碼器譯成能在數(shù)碼管上顯示的相對應(yīng)的數(shù)值。）十進制計數(shù)器CNT10的設(shè)計此十進制計數(shù)器的特殊之

9、處是，有一時鐘使能輸入端ENA用于鎖定計數(shù)值。當高電平時計數(shù)允許，低電平時計數(shù)禁止。5. VHDL源程序1).有時鐘使能的十進制計數(shù)器的源程序CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;-計數(shù)時鐘信號CLR:INSTD_LOGIC;-清零信號ENA:INSTD_LOGIC;-CQ:OUTINTEGERRANGE0TO15;CO:OUTSTD_LOGIC);-ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISSIGNALCQI:INTEGERRANG

10、E0TO15;BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI<=0;-ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<9THENCQI<=CQI+1;ELSECQI<=0;ENDIF;-ENDIF;ENDIF;ENDPROCESS;PROCESS(CQI)ISBEGINIFCQI=9THENCO<='1'-ELSECO<='0'ENDIF;ENDPROCESS;CQ<=C

11、QI;ENDARCHITECTUREART;2)32位鎖存器的源程序REG32B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;計數(shù)使能信號-4位計數(shù)結(jié)果輸出計數(shù)進位計數(shù)器異步清零等于9,則計數(shù)器清零進位輸出ENTITYREG32BISPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0);ENDENTITYREG32B;ARCHITECTUREARTOFREG32BISBEGINPROCESS(LOAD,DIN)ISBEGINI

12、F(LOAD'EVENTANDLOAD='1')THENDOUT<=DIN;ENDIF;ENDPROCESS;ENDARCHITECTUREART;測頻控制信號發(fā)生器的源程序TESTCTL.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLK:INSTD_LOGIC;-1HZ測頻控制時鐘TSTEN:OUTSTD_LOGIC;-計數(shù)器時鐘使能CLR_CNT:OUTSTD_LOGIC;-計數(shù)器清零LOAD:OUTSTD_LOGIC

13、);-輸出鎖存信號ENDENTITYTESTCTL;ARCHITECTUREARTOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THEN-1Hz時鐘二分頻DIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLK,DIV2CLK)ISBEGINIFCLK='0'ANDDIV2CLK='0'THEN-產(chǎn)生計數(shù)器清零信號CLR_CNT<=T;ELSECLR_CNT<='

14、;0'ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;TSTEN<=DIV2CLK;ENDARCHITECTUREART;數(shù)字頻率計的源程序FREQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQISPORT(FSIN:INSTD_LOGIC;CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0);ENDENTITYFREQ;ARCHITECTUREARTOFFREQIS待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義COMPONENTCNT10ISPORT

15、(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;COMPONENTREG32BIS-待調(diào)用的32位鎖存器端口定義PORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0);ENDCOMPONENTREG32B;COMPONENTTESTCTLIS-待調(diào)用的測頻控制信號發(fā)生器端口定義PORT

16、(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_CNT:OUTSTD_LOGIC;LOAD:OUTSTD_LOGIC);ENDCOMPONENTTESTCTL;SIGNALSE,SC,SL:STD_LOGIC;SIGNALS1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC;SIGNALSD:STD_LOGIC_VECTOR(31DOWNTO0);BEGINU0:TESTCTLPORTMAP(CLK=>CLK,TSTEN=>SE,CLR_CNT=>SC,LOAD=>SL);U1:CNT10PORTMAP(CLK=>FS

17、IN,CLR=>SC,ENA=>SE,CQ=>SD(3DOWNTO0),CO=>S1)&字關(guān)聯(lián)U2:CNT10PORTMAP(CLK=>S1,CLR=>SC,ENA=>SE,CQ=>SD(7DOWNTO4),CO=>S2);U3:CNT10PORTMAP(S2,SC,SE,SD(11DOWNTO8),S3);-位置關(guān)聯(lián)U4:CNT10PORTMAP(S3,SC,SE,SD(15DOWNTO12),S4);U5:CNT10PORTMAP(S4,SC,SE,SD(19DOWNTO16),S5);U6:CNT10PORTMAP(S5,SC

18、,SE,SD(23DOWNTO20),S6);U7:CNT10PORTMAP(S6,SC,SE,SD(27DOWNTO24),S7);U8:CNT10PORTMAP(S7,SC,SE,SD(31DOWNTO28),S8);U9:REG32BPORTMAP(LOAD=>SL,DIN=>SD(31DOWNTO0),DOUT=>DOUT);ENDARCHITECTUREART;7.仿真結(jié)果FREQ勺時序仿真結(jié)果CNT10的時序仿真結(jié)果8.原理圖1).功能模塊CNT10模塊REG32B模塊rFREQiFSINDOUTPLOTCLKIiinstlbi!.*«!I«|

19、I!|i*|I|iBd|1f|b14|f,FREQ模塊2).8位十進制數(shù)字頻率計邏輯圖""頑匚'CLKT5TENICL電CNTkiI*LOADGinstlBTESTCTL模塊CHtl：祎謳-ESTC-_"1|ARtnrdR=CNTLCAE;-uaiVELKCC(J.JGLBCOeiK:e(iejCO頃CUK匚叩可CLFCD一g8EMA5 9.實驗程序截圖CNT10.VHDHBflARYIEEE;USEIEEE.5TD_LOGLC_1154,ALL；BENTITYCNT1QISqSPORTJCLK;IN5TD_LOGZC;CLR:INSTDLDGIC;ENA

20、:IN3TdlOGTC：6 CQ：OUTINTEGERRANGE0TO15；CO:OUT5TD_L0GIC)；EHDENTITYCNT10;一計數(shù)時鐘信號一清零信號一計數(shù)便能信號一4位計數(shù)靖果輸出一計數(shù)進位1CHARCHITECTUREARTOFCNT1QISSIGNALCQI:INTEGERRANGE0TO15;0BEGIN3PROCESS(CLKfCLR,ENA)ISBEGINSIETHENCQI<=0;SELSIFCLK1EVENTAMDCLK'l*THEN1?HIFEMA=11'THEN15HIFCQI<9THENCQI<=CQI+1；ELSECQI&

21、lt;=0;ENDIF;ENDIF;ENDIF；ENDPROCESS;SPROCESS(CQI)ISBEGIN25IFCQI=9ZHZ11CCX='1'2«EL5ECO<=10,;ENDIF;27ENDPROCESS;2BCQ<=CQI；29ENDARCHITECTUREART;一計數(shù)器異步清事一等于則訐數(shù)器清莖一進位輸出1Ilzbrarytefe；2USEIEEE.STDLOGIC1164.AL匚f3REG32B151HPORTtLQAD:IHSTD_LOGIC；5DIN；INSTD_DOGIG_VECTOB(31DOWNTQ0)；6DOQTsQUTST

22、DLOGIGVECTOR(31DOWKTQ0)7ENDENTITYREG32B；8BARCHITECTUREARTOFREG32BIS3SIBEGINIDHIPROCESSLOAD,DIN)IS11BESIN12工F(LOAD'EVENTANDLOAD=f1*)THEN13 DOUT<=DIK；14 ENDIF；15 ENDPROCESS；LGENDARCHITECTUREART；TESTCTL.VHD1|LIBRfJiYIEEE;2USEIEEE.STDLOGIC1161.ALL；3USEIEEEt5TE_LOGIC_UHSIGNED.ALL；qBENTITYTESTCTLIS

23、5SPORT(GLK；INSTDLOGIC；一2HE測頻控制時鐘6TSTEN：OUTSTDLOCIC；一正數(shù)器時鐘使能7CLRCN1：OUT5TDLOGIC；一計數(shù)器清零6loaE:OUTSTC_LOGIC)；輸出頓存信號9ENDENTITYJESTCJL；10SARCHIIECTUREARTOFTESTCTL1511SIGNALDIV2CLK:5TDLOGIC；12BBEGIN13EPROCESS(CLK)35UBEGIN15BIFCLK'EVEN1ANDCLK-'1'THEN1B2時鐘二分頻DIV2CLK<=NOTDIV2CLK；17endIF；IBENDPR

24、OCESS；19HPROCESS(CLK,DIV2CLK3I£20BEGIN21SIFCLK=*C1曲DDIV2CLK=101THEN一產(chǎn)生計數(shù)器清琴信號22CLRCNT<=111；23ELSECLRCNK-'O1EHDm24ENDPROCESS；35LOAIR=NOTDIV2CLK；TSTEN<=DIV2CLX：2ENDARCHITECTUREA£J；XEEE;USS1£EE».STD_LOGIZL1£4.ALL;aEriTTTYFREQISaPOFTtFSIti:IMSTD_LCCI2;CLKiINS7D-LOGLL：E

25、NDENTITY=TJQ;DOUT:OUTSTLOGICJJICTOR(31DOWNTO0J>："RMTECT皿ARTCFF心ISCOKPmENTCNT10T5.-禱話祠的有時鐘使市的+進削計數(shù)器端ZI定ZE"TN5TD_LOSTC：CQ:O3TST&2LO3C_VE.CTOR(3DOHNTO0;CC:OJISTDLOIQ;ENDMPONEWTC1TT10：REG32BIS待遁用9。器位汝與卷瑞口定義|LCAJ)：1：ETD_LOGI3DIN；nr3TDOSICITCTOR(31DOCTfrO0)：DCUTsQUTSrD_L0GIC_7ECT0R(31DOWNTO0|);ENDCOMPONENTR£G3