第九章ASIC的模擬、測(cè)試與可測(cè)

1、第九章 ASIC的模擬、測(cè)試與可測(cè)性設(shè)計(jì) 第一節(jié) 概述第二節(jié) 批量生產(chǎn)的測(cè)試方法第三節(jié) 測(cè)試的基本概念第四節(jié) 測(cè)試碼的生成第五節(jié) 故障模擬第六節(jié) 可測(cè)性設(shè)計(jì)法第一節(jié) 概 述一、模擬 1、模擬 或稱仿真，是在電路系統(tǒng)設(shè)計(jì)設(shè)計(jì)過程中用來對(duì)設(shè)計(jì)者的硬件描述和設(shè)計(jì)結(jié)果進(jìn)行查錯(cuò)、驗(yàn)證的工具。 所謂模擬是指從電路的描述（語言描述或圖形描述）抽象出模型，然后將外部激勵(lì)信號(hào)或數(shù)據(jù)施加于此模型，通過觀察該模型在外部激勵(lì)信號(hào)作用下的反應(yīng)來判斷該電路系統(tǒng)是否實(shí)現(xiàn)預(yù)期的功能。 2、模擬工具（simulator）的種類：1) 電路級(jí)模擬：電路模擬的對(duì)象是用晶體管及電阻、電容等組成的電路網(wǎng)絡(luò)。電路模型是組容等效電路。模擬

2、的方法就是用解方程法解由組容等效電路對(duì)應(yīng)的電路方程。表示電路信號(hào)的數(shù)據(jù)是電壓和電流。SPICE是典型的模擬工具。2) 邏輯模擬：邏輯模擬的對(duì)象是以門和功能塊為描述電路的元件，也稱門和功能塊級(jí)模擬。模擬的目的就是檢查電路是否具有規(guī)定的功能，包括邏輯功能、延遲特性以及負(fù)載特性等。模擬的方法一般是在電路的外部輸入端加入激勵(lì)信號(hào)，通過信號(hào)沿著元件和線網(wǎng)向輸出傳播，在輸出端上得到響應(yīng)波形。通過觀察和分析波形關(guān)系判斷其功能和時(shí)序關(guān)系是否正確。3) 開關(guān)級(jí)模擬：開關(guān)級(jí)模擬介于電路級(jí)和邏輯級(jí)之間。它與電路級(jí)的相同之處是都用晶體管表示電路結(jié)構(gòu)，但電阻和電容不作為電路元件而作為晶體管和節(jié)點(diǎn)的參數(shù)描述，對(duì)電路的描述

3、有所簡(jiǎn)化。4) 寄存器傳輸級(jí)模擬：基本元件是寄存器、存儲(chǔ)器、總線、運(yùn)算單元等，并描述數(shù)據(jù)在這些元件中流動(dòng)的條件和過程。模擬通過控制數(shù)據(jù)和信號(hào)按照描述的條件和過程，來觀察描述是否正確。這個(gè)級(jí)別主要通過數(shù)據(jù)在寄存器元件之間的流動(dòng)來模擬系統(tǒng)的行為，也隱含表達(dá)了電路的大致結(jié)構(gòu)。 5）高層次模擬：以行為算法和結(jié)構(gòu)的混合描述為對(duì)象。高層次描述一般用硬件描述語言描述。主要著眼于系統(tǒng)功能和內(nèi)部運(yùn)行過程。其基本元素是操作和過程。各操作之間主要考慮其數(shù)據(jù)傳輸、時(shí)序配合、操作流程和狀態(tài)轉(zhuǎn)換。模擬時(shí)觀察作為運(yùn)行結(jié)果的輸出數(shù)據(jù)及其時(shí)間配合關(guān)系或狀態(tài)轉(zhuǎn)移關(guān)系，來判斷描述的正確性。 3、模擬過程所用的工具 模擬器（simu

4、lator） 激勵(lì)信號(hào)產(chǎn)生工具 波形觀察器 4、產(chǎn)生激勵(lì)信號(hào) 組合電路 時(shí)序電路 時(shí)鐘信號(hào) 數(shù)據(jù)信號(hào) 控制信號(hào)5、觀察波形 二、測(cè)試1、測(cè)試 測(cè)試與模擬不同。模擬是對(duì)設(shè)計(jì)過程中得到的電路數(shù)據(jù)驗(yàn)證其正確性的，是在產(chǎn)品未生產(chǎn)之前進(jìn)行的；而測(cè)試是判斷產(chǎn)品是否合格，是在電路生產(chǎn)之后進(jìn)行的，是產(chǎn)品制造的最后一道工序。 2、測(cè)試的分類 1) 功能測(cè)試：目的在于驗(yàn)證設(shè)計(jì)是否能正確的按照技術(shù)條件實(shí)現(xiàn)其功能。 2）制造后測(cè)試：或稱為結(jié)構(gòu)測(cè)試，目的在于檢查生產(chǎn)的每一個(gè)芯片是否合格。 3、測(cè)試的過程測(cè)試碼產(chǎn) 品測(cè)試結(jié)果正常結(jié)果故障判斷 4、可測(cè)性設(shè)計(jì) 測(cè)試碼生成是根據(jù)電路結(jié)構(gòu)和功能實(shí)現(xiàn)的。隨著集成電路規(guī)模越來越大。

5、測(cè)試碼的生成變得越來越困難，甚至不可能找到測(cè)試碼，所以人們逐漸把注意力集中到電路設(shè)計(jì)方面，使用某些電路結(jié)構(gòu)可以使測(cè)試碼容易得到，或者直接在電路內(nèi)部增加測(cè)試機(jī)制，自動(dòng)測(cè)試，自動(dòng)判斷是否存在故障。這種在設(shè)計(jì)過程中考慮可測(cè)性的設(shè)計(jì)方法稱為可測(cè)性設(shè)計(jì)（design for test，DFT）。 5、 故障檢測(cè)與故障診斷 （1）故障檢測(cè)（fault detection）：判斷故障是否存在，即只判斷有無故障，稱為故障檢測(cè)。 （2）故障診斷（fault diagnosis）：不僅判斷是否存在故障，而且需要指出故障的位置，稱為故障診斷。第二節(jié) 批量生產(chǎn)的測(cè)試方法 在批量生產(chǎn)時(shí)，ASIC測(cè)試可分為兩個(gè)階段：第一

6、階段是在制造完成后在大圓盤上對(duì)ASIC芯的測(cè)試，用一組探針對(duì)大圓盤上的ASIC芯一次測(cè)一個(gè)，不合格者用墨水自動(dòng)標(biāo)出，然后用金剛石鋸把ASIC芯切開，合格的就送去封裝；第二階段對(duì)封裝后的ASIC進(jìn)行最后測(cè)試，通常兩個(gè)階段的測(cè)試矢量是相同的。 一、故障的后果 沿系統(tǒng)總裝方向愈遠(yuǎn)，更換故障元件的代價(jià)愈大。 二、決定測(cè)試方法的因素 故障覆蓋率：第二節(jié) 批量生產(chǎn)的測(cè)試方法 一、初始化 ASIC芯片初始化到一個(gè)已知狀態(tài)。第三節(jié) 測(cè)試的基本概念 二、故障 1） 錯(cuò)誤（failure）：由于背離了特定行為而產(chǎn)生的現(xiàn)象。 2）故障（fault）：電路中的物理缺陷，故障可能引起錯(cuò)誤，也可能不引起錯(cuò)誤。 故障一般可

7、分為參數(shù)故障和邏輯故障。 參數(shù)故障指電路參數(shù)的變化引起的故障。 邏輯故障指使電路邏輯功能發(fā)生錯(cuò)誤的故障。 三、故障模型 1） 故障模型（fault model）：一個(gè)電路或元件的物理故障是多種多樣的，故障的種類和故障的數(shù)目都有很大的差別。為了便于研究，按照故障的特點(diǎn)和影響將其歸類，稱為故障模型。故障模型應(yīng)能準(zhǔn)確反映某一類故障對(duì)電路或系統(tǒng)的影響，即模型化故障應(yīng)具有典型性、準(zhǔn)確性和全面性。另一方面，模型應(yīng)盡可能簡(jiǎn)單，以便作各種運(yùn)算和處理。 2) 滯留故障（Stuck-at fault）：數(shù)字電路中最常用的故障模型是滯留故障，它假設(shè)故障在一個(gè)邏輯門上引起邏輯門的輸入或輸出固定在邏輯“1”或邏輯“0”

8、。滯留故障有兩種滯留狀態(tài)，即： 滯留于1：即使一個(gè)結(jié)點(diǎn)被驅(qū)動(dòng)到低電平，它也始終處于高電平。 滯留于0：即使一個(gè)結(jié)點(diǎn)被驅(qū)動(dòng)到高電平，它也始終處于低電平。對(duì)于一個(gè)有n個(gè)結(jié)點(diǎn)的電路，有單個(gè)滯留故障的不同電路總數(shù)為2n。 四、故障覆蓋率 故障覆蓋率 = 能識(shí)別的有單個(gè)滯留故障的電路數(shù)目/2n 五、可控制性與可觀察性 可控制性與可觀察性是可測(cè)試性的兩個(gè)方面。對(duì)可控制性和可觀察性有許多不同的定量度量方法。 1) 原始輸入（Primary input）：通過芯片引腳或板子連接器而加到電路的輸入。 2) 原始輸出（Primary output）：通過芯片引腳或板子連接器而觀察到的輸出。 3）可控制性（Cont

9、rollability）：通過電路的原始輸入把測(cè)試矢量加到被測(cè)子電路的能力。 4）可觀察性（Observability）：通過電路的原始輸出或其它輸出點(diǎn)能觀察被測(cè)子電路的響應(yīng)的能力。 第四節(jié) 測(cè)試碼的生成一、測(cè)試碼生成的方法：（1）. 窮舉測(cè)試碼（exhaustive test pattern）：根據(jù)電路的輸入端個(gè)數(shù)，將所有可能的輸入矢量組合作為測(cè)試集。對(duì)組合電路來說，窮舉測(cè)試碼是完備的測(cè)試集。對(duì)于規(guī)模不大的電路，窮舉測(cè)試碼可以根據(jù)真值表得到，再經(jīng)過適當(dāng)化簡(jiǎn)，可以形成相當(dāng)不錯(cuò)的測(cè)試集。但如果電路規(guī)模較大，測(cè)試碼的數(shù)目隨輸入端增加而指數(shù)增加，往往是不可接受的。（2）. 偽隨機(jī)測(cè)試碼（pseudo

10、-random pattern）：對(duì)于n輸入端電路產(chǎn)生一些n位二進(jìn)制數(shù)作為測(cè)試輸入矢量，這些二進(jìn)制數(shù)近似于隨機(jī)數(shù)，稱為偽隨機(jī)測(cè)試碼。這種測(cè)試碼容易產(chǎn)生，測(cè)試矢量數(shù)目也比較少。如果能達(dá)到一定的故障覆蓋率，就不失為一個(gè)好的測(cè)試集。（3）. 測(cè)試生成算法（test generation algorithm）：根據(jù)邏輯電路本身的結(jié)構(gòu)用算法自動(dòng)生成測(cè)試碼，稱為測(cè)試碼自動(dòng)生成（ATPG，Automatic Test Pattern Generation）。迄今為止，出現(xiàn)了多種測(cè)試生成算法，如組合邏輯的兩種測(cè)試碼自動(dòng)生成算法單路徑敏化法和D算法。 二、單路徑敏化法 對(duì)指定故障點(diǎn)的測(cè)試碼生成算法的基本思想是通

11、過輸入端測(cè)試矢量把故障傳播到輸出端，使得故障情況電路的輸出與正常電路的輸出結(jié)果不同。 為了把故障傳播到外部輸出端，要有兩個(gè)條件：（1）輸入測(cè)試矢量應(yīng)能夠使得故障點(diǎn)g在故障情況下與正常情況下狀態(tài)值不同。本例中因故障值為1，要求正常值為0。即要求輸入矢量使g的狀態(tài)值為0，稱為故障敏化。（2）有至少一個(gè)外部輸出端的正常值與有故障時(shí)的值不同。為了能做到這一點(diǎn)，要求從故障點(diǎn)出發(fā)能找到一條或幾條路徑到達(dá)輸出端，使該路徑上每個(gè)結(jié)點(diǎn)的正常值與有故障時(shí)的值不同。這條路徑稱為敏化路徑（sensitized path）。 通過尋找敏化路徑來求測(cè)試集的方法稱為敏化路徑法。 把正常情況下為0，故障情況下為1的信號(hào)線狀態(tài)

12、記為0/1； 把正常為1，有故障時(shí)為0，記為1/0。 在圖中，因?yàn)間點(diǎn)為滯留為1的故障，故該點(diǎn)的敏化值應(yīng)為0/1。 各種門傳播故障的條件為： 非門：均可傳播； 與門、與非門：其它各端置1； 或門、或非門：其它各端置0； 異或門：另一端置1、置0均可。 在選擇路徑時(shí)，總是只選擇一條敏化路徑，故這種方法稱為單路徑敏化法。 測(cè)試矢量T=（X，1，1，1，0）；（0，0） 故障輸出向量為（0，1）。 第五節(jié) 故障模擬1、故障模擬 故障模擬（fault simulation）是檢驗(yàn)輸入向量（或序列）是否成為有效測(cè)試碼的手段。 2、故障模擬的方法： 串行故障模擬 并行故障模擬 并發(fā)故障模擬第六節(jié) 可測(cè)性設(shè)

13、計(jì)方法1、可測(cè)性設(shè)計(jì)應(yīng)考慮的問題： 1）、變不可測(cè)故障為可測(cè)故障； 2）、測(cè)試數(shù)據(jù)生成的時(shí)間應(yīng)盡量少； 3）、測(cè)試數(shù)據(jù)應(yīng)盡量少。 2、特設(shè)法 是分兩步來實(shí)現(xiàn)的，首先判定電路中有困難的結(jié)點(diǎn)（難以觀察或難以控制的結(jié)點(diǎn)），然后插入附加電路把它們直接連到原始輸入或原始輸出端。一般用可測(cè)性分析器來判定這些結(jié)點(diǎn)，也有一些經(jīng)驗(yàn)法則添加測(cè)試點(diǎn)： 1) 應(yīng)沿著關(guān)鍵路徑設(shè)置測(cè)試點(diǎn)； 2) 在控制邏輯設(shè)置測(cè)試點(diǎn)，如：時(shí)鐘信號(hào)、控制信號(hào)等。 3) 在邏輯功能塊的結(jié)合部設(shè)置測(cè)試點(diǎn)，如計(jì)數(shù)器組、移位寄存器組、編譯碼器及多路選擇器等處。4) 測(cè)試點(diǎn)的設(shè)置應(yīng)首先考慮可控制性。如用測(cè)試點(diǎn)把計(jì)數(shù)器鏈斷開。 計(jì)數(shù)器鏈（如下圖所示）

14、在數(shù)字系統(tǒng)中是很常見的，通常情況下第一個(gè)計(jì)數(shù)器為分頻器，第二個(gè)為狀態(tài)計(jì)數(shù)器。測(cè)試這種電路時(shí)第二個(gè)計(jì)數(shù)器要等到第一個(gè)計(jì)數(shù)器計(jì)滿后才能增加一次，測(cè)試這種電路將很費(fèi)時(shí)。如果在兩個(gè)計(jì)數(shù)器之間插入一個(gè)測(cè)試點(diǎn)（如下圖）則可大大減少測(cè)試時(shí)間。 5）測(cè)試點(diǎn)的設(shè)置應(yīng)考慮可觀察性 計(jì)數(shù)器1計(jì)數(shù)器2TI 3、掃描路徑法一個(gè)同步時(shí)序系統(tǒng)一般可看成由組合電路（下一個(gè)狀態(tài)電路和輸出電路）和時(shí)序電路兩部分組成，如果能把這兩部分分開測(cè)試將大大降低測(cè)試的復(fù)雜度。掃描路徑法就是這樣一種測(cè)試同步時(shí)序系統(tǒng)的方法。 掃描路徑法的基本原理是：把系統(tǒng)中的所有寄存器連成一個(gè)移位寄存器鏈，如下圖所示，這個(gè)移位寄存器有一個(gè)模式控制端M，在正常工

15、作模式時(shí)，M=0，多路選擇器連接組合電路和寄存器完成同步時(shí)序系統(tǒng)正常的邏輯功能；在測(cè)試模式時(shí)，M=1，多路選擇器使寄存器形成一個(gè)移位寄存器鏈。移位寄存器的輸入為掃描數(shù)據(jù)輸入端SDI，輸出為掃描數(shù)據(jù)輸出端SDO。 組合邏輯電路原始輸入原始輸出SDIMSDO 掃描路徑是通過以下步驟實(shí)現(xiàn)對(duì)時(shí)序電路測(cè)試的： 1） 使M=1，測(cè)試移位寄存器鏈中的觸發(fā)器 如果給SDI端加上一串0、1序列，則經(jīng)過n個(gè)（n等于移位寄存器鏈中觸發(fā)器的個(gè)數(shù)）時(shí)鐘周期在SDO端將會(huì)出現(xiàn)相同的0、1序列?？捎谩?0110”序列作為輸入序列，這樣就可測(cè)試觸發(fā)器狀態(tài)是否反轉(zhuǎn)、觸發(fā)器是否穩(wěn)定。 2） 測(cè)試組合邏輯 a) 使M=1，通過SD

16、I把一個(gè)測(cè)試矢量加到n個(gè)觸發(fā)器上。 b）使M=0，加一個(gè)測(cè)試矢量在原始輸入端，觀察原始輸出端的輸出情況。在觸發(fā)器的時(shí)鐘端加一個(gè)時(shí)鐘把把組合電路的部分輸出（通過多路選擇器與觸發(fā)器相連的那部分輸出）裝入觸發(fā)器中。 c) 使M=1，經(jīng)過n-1個(gè)時(shí)鐘周期把觸發(fā)器采集的數(shù)據(jù)通過SDO移出芯片。 對(duì)于第二次測(cè)試第a）步也可在第三步中同時(shí)完成，即在觸發(fā)器中數(shù)據(jù)移出的同時(shí)新數(shù)據(jù)也可同時(shí)移入，以便為下一次測(cè)試做準(zhǔn)備。 掃描路徑法的優(yōu)點(diǎn)是用特別設(shè)計(jì)的測(cè)試矢量，把每個(gè)組合邏輯部分分別處理。反饋環(huán)自動(dòng)切斷、計(jì)數(shù)器鏈斷開，電路的邏輯深度大大降低。所有的存儲(chǔ)單元，通過掃描路徑，直接連到一個(gè)原始輸入端和一個(gè)原始輸出端。這樣

17、能大大減少測(cè)試時(shí)間。 掃描路徑法的缺點(diǎn)是要增加額外的測(cè)試引腳M、SDI和SDO（SDI和SDO可與系統(tǒng)其他引腳共用），增加用于實(shí)現(xiàn)掃描路徑的多路選擇器，這樣就造成芯片面積的增加、功耗的增加及系統(tǒng)性能的下降。 掃描路徑法還有一些改進(jìn)形式：如多掃描路徑和部分掃描路徑。 4、內(nèi)設(shè)自測(cè)試法（BIST：built-in-self-test） 內(nèi)設(shè)自測(cè)試法是指在ASIC中包含測(cè)試矢量的產(chǎn)生與電路響應(yīng)判別電路的測(cè)試方法，這種方法不僅可以簡(jiǎn)化測(cè)試設(shè)備、降低測(cè)試設(shè)備的成本，而且允許對(duì)器件進(jìn)行現(xiàn)場(chǎng)測(cè)試。 4、內(nèi)設(shè)自測(cè)試法 測(cè)試矢量產(chǎn)生 被測(cè)電路(CUT) 響應(yīng)檢查4、內(nèi)設(shè)自測(cè)試法1）測(cè)試矢量產(chǎn)生4、內(nèi)設(shè)自測(cè)試法2

18、）簽字分析4、內(nèi)設(shè)自測(cè)試法 電路輸出 內(nèi)建邏輯模塊觀察器 BILBO 操作模式 B1 B2 0 0 正常模式 0 1 掃描路徑模式 1 0 特征分析 1 1 用BILBO 測(cè)試時(shí)的電路劃分 BILBO1組合模塊1 BILBO2組合模塊2Scan-outScan-in測(cè)試過程 第一步：把BILBO1當(dāng)作LFSR，BILBO2當(dāng)作MISR，對(duì)組合模塊1進(jìn)行測(cè)試： 1) 把BILBO1和BILBO2設(shè)置為掃描路徑模式，通過寄存器移位的方式把BILBO1初始化為L(zhǎng)FSR的初始值，BILBO2初始化為全0； 2)把BILBO1設(shè)置為L(zhǎng)FSR模式，BILBO2設(shè)置為MISR模式； 3)按指定的測(cè)試周期測(cè)試

19、電路。BILBO1產(chǎn)生的測(cè)試矢量輸入到“組合邏輯模塊1”，BILBO2完成對(duì)“組合邏輯模塊1”輸出的特征分析； 4)把BILBO1和BILBO2設(shè)置為掃描路徑模式，從BILBO2移出最終的特征值，同時(shí)把BILBO2初始化為下一次測(cè)試的起始值。第二步：把BILBO2當(dāng)作LFSR，BILBO1當(dāng)作MISR，測(cè)試“組合邏輯模塊2”。交換兩個(gè)BILBO的角色，重復(fù)上面第一步中2）到4）。 5、 邊界掃描法(IEEE Std. 1149. 1) JTAG測(cè)試是一種使用軟件技術(shù)減少設(shè)計(jì)、測(cè)試與維護(hù)成本的標(biāo)準(zhǔn)，器件有了JTAG接口，設(shè)計(jì)人員使用BST標(biāo)準(zhǔn)來測(cè)試器件引腳連接情況時(shí)再也不必使用物理探針了。 1）

20、IEEE 1149.1邊界掃描的原理 2）邊界掃描測(cè)試的結(jié)構(gòu) 邊界掃描單元邊 界 掃 描 單 元邊界掃描 單 元 TAP 控制器 內(nèi) 核 電 路旁 路I/OI/OI/OTDITCKTDOTMS測(cè)試存取端口TAP測(cè)試存取端口TAP由4個(gè)引腳和一個(gè)可選的引腳組成，它們分別為：測(cè)試時(shí)鐘TCK（Test Clock）：用來同步內(nèi)部邊界掃描狀態(tài)機(jī)（TAP控制器）操作的時(shí)鐘信號(hào)。測(cè)試模式選擇TMS（Test Mode Select）：內(nèi)部狀態(tài)機(jī)的模式選擇信號(hào)，在TCK信號(hào)上升沿到來時(shí)其電平高低決定了下一個(gè)狀態(tài)機(jī)狀態(tài)。測(cè)試數(shù)據(jù)輸入TDI（Test Data In）：指令和測(cè)試編程數(shù)據(jù)的串行輸入引腳，數(shù)據(jù)在T

21、CK上升沿時(shí)刻移入。測(cè)試數(shù)據(jù)輸出TDO（Test Data Out）：測(cè)試編程數(shù)據(jù)的串行輸出引腳，當(dāng)內(nèi)部狀態(tài)機(jī)處于正確的狀態(tài)時(shí)，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)不是正在移出時(shí)，該引腳處于三態(tài)。測(cè)試復(fù)位輸入TRST（Test Reset）：異步復(fù)位端口，當(dāng)為低電平時(shí)內(nèi)部狀態(tài)機(jī)立即跳至復(fù)位狀態(tài)。由于此腳為可選引腳，而多一個(gè)引腳將增加成本，同時(shí)也由于內(nèi)部狀態(tài)機(jī)的同步復(fù)位機(jī)制較好，因此有些器件中無此引腳。 TAP控制器的狀態(tài)圖 16狀態(tài)的狀態(tài)機(jī)：輸入是TCK和TMS，它的輸出是其它寄存器的控制信號(hào) 。 3)邊界掃描單元D QD Q SCAN_INShiftDRClockDRUpdataDRMODE_

22、CONTROLOUTINCLKCLK邊界掃描單元有以下四種工作模式：正常模式：數(shù)據(jù)從IN傳到OUT。掃描模式：ShiftDR信號(hào)選擇SCAN_IN作為輸入，ClockDR作為掃描路徑的時(shí)鐘。ShiftDR信號(hào)是由TAP控制器中Shift-DR狀態(tài)驅(qū)動(dòng)的。當(dāng)TAP控制器處于Capture-DR或Shift-DR狀態(tài)時(shí)ClockDR有效。捕獲模式：ShiftDR信號(hào)選擇IN作為輸入，數(shù)據(jù)在ClockDR時(shí)鐘作用下移入掃描路徑寄存器，從而獲得系統(tǒng)的觀察值。更新模式：在捕獲模式或掃描模式之后，給Updata-DR信號(hào)加上一個(gè)時(shí)鐘邊沿就可把數(shù)據(jù)送到OUT上，這個(gè)時(shí)鐘邊沿是來自處于Updata-DR狀態(tài)的TAP控制器。在更新模式之后TAP控制器將進(jìn)入Run-Test狀態(tài)。4) 指令寄存器（Instruction Register） 指令寄存器是用來存放各種操作指令的。5)