后端的基本名稱解釋+集成電路縮寫(xiě)詞

1、TNS:totalnegativeslackWNS:worstnegativeslack:最差的timing值MultiVt:采用多閾值的庫(kù)，主要降低staticpower。MVS:MultiVoltageSupply,多電壓設(shè)計(jì)。DVFS:DynamicVoltageFrequenceScale,動(dòng)態(tài)電壓頻率縮放。AVS:AdaptiveVoltageScale,自適應(yīng)電壓縮放。decouplecapacitor去耦電容LPP(low-powerplacement)GLPO(gate-leveldynamicpoweroptimization)門(mén)級(jí)動(dòng)態(tài)電源優(yōu)化EM(electromigrat

2、ion)電遷移EDAtoolsEDA工具軟件flipchip倒裝芯片gatelevelnetlist門(mén)級(jí)網(wǎng)表place布局deepsub-micron深亞微米route布線flatflow扁平流程group分組hierarchyflow分層次流程region分區(qū)timingconstrain時(shí)序約束powerring電源環(huán)timinganalysis時(shí)序分析row行通道net線，連線Congestion擁塞pin弓I腳timingengine時(shí)序弓I擎cell單元scanchain掃描鏈PAD基座clocktree時(shí)鐘樹(shù)Buffer緩沖器buffertree緩沖器樹(shù)fillcell填充單元ta

3、pcell(welltapcell)阱連接單元：防止閂鎖效應(yīng)的clockinsertiondelay時(shí)鐘樹(shù)延遲megacell兆單元(巨集)clockskew時(shí)鐘偏移standardcell標(biāo)準(zhǔn)單元transitiontime傳遞時(shí)間ECO工程變更要求tapout(Signoff)交付(簽收)scanchain掃描鏈setup/holdtimeviolation建立/維持時(shí)序沖突toplevel最頂層layer金屬（布線）層script腳本BIST（Built-inself-test）內(nèi)建自測(cè)DFT可測(cè)試性設(shè)計(jì)rail軌道corner工作條件mode)MCMM（multi-cornermult

4、i-mode）多個(gè)工作條件（corner）和多種工作模式（集成電路縮寫(xiě)集合ICIntegratedCircuit縮寫(xiě)，集成電路ICDSICDesignService縮寫(xiě)，芯片設(shè)計(jì)服務(wù)IPIntellectualProperty縮寫(xiě)，知識(shí)產(chǎn)權(quán)，在芯片設(shè)計(jì)中指對(duì)某種設(shè)計(jì)技術(shù)的專(zhuān)利SoCSystemonChip縮寫(xiě)，指單芯片系統(tǒng)設(shè)計(jì)，是當(dāng)今混合信號(hào)IC設(shè)計(jì)的趨勢(shì)ASICApplicationSpecialIntegratedCircuit縮寫(xiě)，指專(zhuān)用集成電路VLSIVeryLargeSealIntegratedcircuit縮寫(xiě)，指超大規(guī)模集成電路DSPDigitalSignalProcessing

5、縮寫(xiě)，指數(shù)字信號(hào)處理RFRadiationFrequency縮寫(xiě)，指發(fā)射頻率，簡(jiǎn)稱射頻FPGAFieldProgrammableGateArray縮寫(xiě)，指現(xiàn)場(chǎng)可編程門(mén)陣列PVphysicalverication物理驗(yàn)證SIsignalintegrity信號(hào)完整性CPLDComplexProgrammableLogicDevice,即復(fù)雜可編程器件。FEFrontEnd縮寫(xiě)，前端，通常指IC設(shè)計(jì)中的前道邏輯設(shè)計(jì)階段，并不是規(guī)范化用法BEBackEnd縮寫(xiě)，后端，通常指IC設(shè)計(jì)中的后道布局布線(Layout)階段，并不是規(guī)范化用法MPWMultipleProjectWafer縮寫(xiě)，多項(xiàng)目晶圓投片，

6、指在同一種工藝的不同芯片放在同一塊晶圓(Wafer)上流片，是小公司節(jié)省成本的有效手段EDAElectronicDesignAutomation縮寫(xiě)，電子設(shè)計(jì)自動(dòng)化，現(xiàn)在IC設(shè)計(jì)中用EDA軟件工具實(shí)現(xiàn)布線，布局VHDLVHSIC(VeryHighSpeedIC)HardwareDescriptionLanguage縮寫(xiě),硬件描述語(yǔ)言，用于實(shí)現(xiàn)電路邏輯設(shè)計(jì)的專(zhuān)用計(jì)算機(jī)語(yǔ)言RTLRegisterTransformationLevel縮寫(xiě)，寄存器傳輸級(jí)Netlist門(mén)級(jí)網(wǎng)表，一般是RTLCode經(jīng)過(guò)綜合工具綜合而生成的網(wǎng)表文件Foundry指芯片制造加工廠的代工業(yè)務(wù)，負(fù)責(zé)將設(shè)計(jì)完成的芯片生產(chǎn)出來(lái)DF

7、TDesignForTest縮寫(xiě)，為了增強(qiáng)芯片的可測(cè)性而采用的一種設(shè)計(jì)方法STAStaticTimingAnalysis縮寫(xiě)，即靜態(tài)時(shí)序分析CADComputerAidedDesign縮寫(xiě)，即計(jì)算機(jī)輔助設(shè)計(jì)NRENonRecuuringEngineering縮寫(xiě)，不反復(fù)出現(xiàn)的工程成本BISTBuildinsystemtest,即內(nèi)建測(cè)試系統(tǒng)ASSPApplication-specificstandardproduct縮寫(xiě)，一種有著廣泛應(yīng)用范圍的ASIC芯片RISCReducedInstructionSystemComputer縮寫(xiě)LVSLayoutversusSchematic縮寫(xiě)，是在ICD

8、esign經(jīng)過(guò)Layout后檢查其版圖與門(mén)級(jí)電路是否一致DRCDesignRuleCheck縮寫(xiě)，是在ICDesign經(jīng)過(guò)Layout后檢查其版圖是否符合設(shè)計(jì)規(guī)則ERCElectronicRuleCheck縮寫(xiě)，是在ICDesign經(jīng)過(guò)Layout后檢查其版圖是否符合電氣規(guī)則OPCOpticalandProcessCorrection縮寫(xiě)，即光刻工藝修正ATPGAutoTestPatternGenerator縮寫(xiě)，是一個(gè)測(cè)試向量自動(dòng)生成工具，生成的測(cè)試向量會(huì)給測(cè)試廠作測(cè)試芯片用LVDSLowVoltageDifferentialSignaling縮寫(xiě)，是一種低擺幅的差分信號(hào)技術(shù)，它使得信號(hào)能在差分PCB線對(duì)或平衡電纜上以幾百M(fèi)bps的速率傳輸，其低壓幅和低電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了低噪聲和低功耗ADCAnalogtoDigitalConvert縮寫(xiě)，一般用作模擬信號(hào)到數(shù)