《常用時序電路設計》ppt課件

1、可編程邏輯器件運用常用時序電路設計常用時序電路設計主講教師：劉俐任務地點：行政樓504 電 話：09682625 E_mail： ：286035541電子專業(yè)中心課程電子專業(yè)中心課程主要內(nèi)容主要內(nèi)容 u觸發(fā)器設計觸發(fā)器設計u移位存放器設計移位存放器設計 u計數(shù)器設計計數(shù)器設計u分頻器設計分頻器設計u形狀機設計形狀機設計 D D觸發(fā)器設計觸發(fā)器設計u 上升沿觸發(fā)的上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 異步復位上升沿觸發(fā)的異步復位上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 異步置位上升沿觸發(fā)的異步置位上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 異步復位和置位上升沿觸發(fā)的異步復位和置位上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 同步

2、復位上升沿觸發(fā)的同步復位上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 同步置位上升沿觸發(fā)的同步置位上升沿觸發(fā)的D D觸發(fā)器觸發(fā)器u 帶異步復位和時鐘使然、上升沿觸發(fā)帶異步復位和時鐘使然、上升沿觸發(fā)的的D D觸發(fā)器觸發(fā)器上升沿觸發(fā)的上升沿觸發(fā)的D觸發(fā)器參考設計觸發(fā)器參考設計必需滿足數(shù)據(jù)建立時間和堅持時間/* 上升沿觸發(fā)的上升沿觸發(fā)的D觸發(fā)器參考設計觸發(fā)器參考設計*/module d_flipflop_1(d,cp,q); input d,cp; output q; reg q; always(posedge cp)begin q = d;endendmodule /* 異步復位、上升沿觸發(fā)的異步復位、上升沿

3、觸發(fā)的D觸發(fā)器觸發(fā)器*/module d_flipflop_2(d,cp,reset,q); input d,cp,reset; output q; reg q; always(posedge cp or negedge reset) beginif(reset=1b0) q=1b0;elseq = d; endendmodule 異步復位、上升沿觸發(fā)的異步復位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器異步置位、上升沿觸發(fā)的異步置位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器/* 異步置位、上升沿觸發(fā)的異步置位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器*/module d_flipflop_3(d,cp,set,q); input d,

4、cp,set; output q; reg q; always(posedge cp or negedge set) beginif(set=1b0) q=1b1;elseq = d; endendmodule 異步復位和置位、上升沿觸發(fā)的異步復位和置位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器/* 異步復位和置位、上升沿觸發(fā)的異步復位和置位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器*/module d_flipflop_4d,cp,set,reset,q); input d,cp,reset,set; output q; reg q; always(posedge cp or negedge reset or nege

5、dge set) beginif(reset=1b0) q=1b0;else if(set=1b0)q=1b1;else q = d; endendmodule 同步復位、上升沿觸發(fā)的同步復位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器/* 同步復位、上升沿觸發(fā)的同步復位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器*/module d_flipflop_5d,cp,reset,q); input d,cp,reset; output q; reg q; always(posedge cp) beginif(reset=1b0) q=1b0;elseq= d; endendmodule 同步置位、上升沿觸發(fā)的同步置位、上升沿觸

6、發(fā)的D觸發(fā)器觸發(fā)器/* 同步置位、上升沿觸發(fā)的同步置位、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器*/module d_flipflop_6d,cp,set,q); input d,cp,set; output q; reg q; always(posedge cp) beginif(pset=1b0) q=1b1;elseq= d; endendmodule/*異步復位和時鐘使然、上升沿觸發(fā)的異步復位和時鐘使然、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器*/module dff_3data,clk,en,reset，q); input data,clk,reset,en; output q; reg q; always(p

7、osedge clk or negedge reset) beginif(reset=1b0) q=1b0;else if(en=1b1)q= data; endendmodule 異步復位和時鐘使然、上升沿觸發(fā)的異步復位和時鐘使然、上升沿觸發(fā)的D觸發(fā)器觸發(fā)器 Shift Register Shift Registeru 移位存放器是一種在時鐘脈沖的作用下，將移位存放器是一種在時鐘脈沖的作用下，將存放器中的數(shù)據(jù)按位挪動的邏輯電路。存放器中的數(shù)據(jù)按位挪動的邏輯電路。u 主要功能：串并轉(zhuǎn)換主要功能：串并轉(zhuǎn)換u 串行輸入串行輸出串行輸入串行輸出u 串行輸入并行輸出串行輸入并行輸出u 并行輸入串行輸出

8、并行輸入串行輸出 串入串出移位存放器串入串出移位存放器u根本串入串出移位存放器原理圖根本串入串出移位存放器原理圖u 8位移位存放器由位移位存放器由8個個D觸發(fā)器串聯(lián)構成，在時觸發(fā)器串聯(lián)構成，在時鐘信號的作用下，前級的數(shù)據(jù)向后挪動。鐘信號的作用下，前級的數(shù)據(jù)向后挪動。/* 串入串出移位存放器參考設計串入串出移位存放器參考設計*/module shift_1din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; always(posedge clk) begintmp1

9、=din;tmp2=tmp1;tmp3=tmp2;tmp4=tmp3;tmp5=tmp4;tmp6=tmp5;tmp7=tmp6;dout=tmp7; endendmodule 串入串出移位存放器參考設計串入串出移位存放器參考設計 串入并出串入并出shift registershift register 4 位串行輸入并行輸出移位存放器的邏輯電路位串行輸入并行輸出移位存放器的邏輯電路如下圖。該存放器由如下圖。該存放器由4個同步個同步D觸發(fā)器組成這種觸發(fā)器組成這種D觸觸發(fā)器的發(fā)器的R端是是非同步清零端。端是是非同步清零端。/* 串入并出移位存放器參考設計串入并出移位存放器參考設計*/module

10、 shift_2din,clk,clr,q); input din,clk,clr; output 3:0 q; reg 3:0 q; always(posedge clk or negedge clr) beginif(clr=1b0)q=4b0000;elseq0=din;q=q1; endendmodule 串入并出移位存放器參考設計串入并出移位存放器參考設計 并入串出并入串出shift registershift registerv 并入串出移位存放器可以將一組二進制數(shù)并并入串出移位存放器可以將一組二進制數(shù)并行送入一組存放器，然后把這些數(shù)據(jù)串行從行送入一組存放器，然后把這些數(shù)據(jù)串行從存

11、放器內(nèi)輸出。存放器內(nèi)輸出。v 一個同步并入串出移位存放器的根本管腳：一個同步并入串出移位存放器的根本管腳：v 并行輸出輸入端：并行輸出輸入端：datav 時鐘脈沖輸入端：時鐘脈沖輸入端：clkv 加載數(shù)據(jù)端：加載數(shù)據(jù)端：loadv 串行數(shù)據(jù)輸出端：串行數(shù)據(jù)輸出端：dout/* 串入并出串入并出shift register參考設計參考設計*/module shift3clk,din, load,q); input clk,load; input 3:0 din; output q; reg q; reg 3:0 tmp; always(posedge clk ) beginif(load=1b1

12、) tmp=din;elsebegintmp=tmp1;tmp0=1b0;endq=tmp3; endendmodule 串入并出串入并出shift register參考設計參考設計 計數(shù)器設計v 計數(shù)器是一種典型的時序器件，常用于對時鐘計數(shù)器是一種典型的時序器件，常用于對時鐘脈沖的個數(shù)進展計數(shù)，還用于定時，分頻，產(chǎn)脈沖的個數(shù)進展計數(shù)，還用于定時，分頻，產(chǎn)生同步脈沖。生同步脈沖。v 按觸發(fā)方式分：同步計數(shù)器和異步計數(shù)器。按觸發(fā)方式分：同步計數(shù)器和異步計數(shù)器。v 最容易的計數(shù)器設計就是最容易的計數(shù)器設計就是cnt=cnt+1cnt=cnt+1，但是他能，但是他能夠得不到最好的結(jié)果。夠得不到最好的

13、結(jié)果。 根本計數(shù)器的設計根本計數(shù)器的設計u根本計數(shù)器只能實現(xiàn)單一遞增或遞減計數(shù)功根本計數(shù)器只能實現(xiàn)單一遞增或遞減計數(shù)功能沒有其他控制端。能沒有其他控制端。 u以遞增計數(shù)器為例，引見其以遞增計數(shù)器為例，引見其Verilog HDLVerilog HDL設設計方法。計方法。u 遞增計數(shù)器根本引腳：遞增計數(shù)器根本引腳：u時鐘輸入端：時鐘輸入端：clkclku計數(shù)輸出端：計數(shù)輸出端：cntcntVerilog HDL參考設計參考設計1module count (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;always(posedge clk )begin

14、if(cnt=7)cnt=0;elsecnt=cnt+1;endendmodulemodule cnt (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;reg 2:0 next_cnt;always(cnt )begincase(cnt)3h0:next_cnt=3h1; 3h1:next_cnt=3h2; 3h2:next_cnt=3h3; 3h3:next_cnt=3h4; 3h4:next_cnt=3h5; 3h5:next_cnt=3h6; 3h6:next_cnt=3h7; 3h7:next_cnt=3h0; default:next_c

15、nt=3b000;endcaseendalways(posedge clk )cnt=next_cnt;endmoduleVerilog HDL參考設計參考設計2問題思索問題思索1.1.上述描畫的是一個模為多少的計數(shù)器？上述描畫的是一個模為多少的計數(shù)器？2.2.請自行設計一個同步模請自行設計一個同步模1212計數(shù)器計數(shù)器3.3.在在2 2根底上進展修正，設計一個帶異步復位的根底上進展修正，設計一個帶異步復位的模模1212計數(shù)器。計數(shù)器。4.4.同步復位的模同步復位的模1212計數(shù)器如何設計？計數(shù)器如何設計？ 工程設計1一、目的一、目的(1)(1)實現(xiàn)帶計數(shù)允許和復位端的十進制、六進制實現(xiàn)帶計數(shù)

16、允許和復位端的十進制、六進制和和6060進制計數(shù)器；進制計數(shù)器；(2)(2)掌握計數(shù)器類型模塊的描畫方法；掌握計數(shù)器類型模塊的描畫方法；(3)(3)掌握掌握Veriog HDLVeriog HDL模塊的層次化設計方法。模塊的層次化設計方法。二、闡明二、闡明計數(shù)器是數(shù)字電路系統(tǒng)中最根本的功能模塊之一。計數(shù)器是數(shù)字電路系統(tǒng)中最根本的功能模塊之一。設計十進制、六進制和設計十進制、六進制和100100進制計數(shù)器，要求計數(shù)器有計進制計數(shù)器，要求計數(shù)器有計數(shù)允許和復位輸入及進位輸出功能。計數(shù)時鐘可以用數(shù)允許和復位輸入及進位輸出功能。計數(shù)時鐘可以用1Hz1Hz信號，用信號，用LEDLED顯示計數(shù)值。顯示計數(shù)

17、值。本設計要求用仿真和測試兩種手段來驗證計數(shù)器的本設計要求用仿真和測試兩種手段來驗證計數(shù)器的功能。實驗時，可以經(jīng)過修正十進制計數(shù)器的設計得到功能。實驗時，可以經(jīng)過修正十進制計數(shù)器的設計得到六進制、六進制、100100進制計數(shù)器。進制計數(shù)器。三、設計要求三、設計要求(1) (1) 完成各模塊的完成各模塊的Verilog HDLVerilog HDL設計編碼；設計編碼；(2) (2) 進展功能仿真；進展功能仿真；(3) (3) 下載并驗證計數(shù)器功能；下載并驗證計數(shù)器功能；(4) (4) 假設假設6060進制計數(shù)器要求用進制計數(shù)器要求用6 6進制和進制和1010進制進制計數(shù)器搭建電路，請畫出設計銜接

18、圖，并計數(shù)器搭建電路，請畫出設計銜接圖，并完成設計編碼和驗證。完成設計編碼和驗證。工程設計工程設計2模擬74LS160芯片HDL設計 clkclrnloadenabled3.0q3.0flagd3d2d1d0q3q2q1q0進位輸出0 xxxxxx000010 xabcdabcd 110 xxxxq不變 110 xxxxq不變 111xxxxqq1，最高到“1001”分頻器設計分頻器設計u 2 2的整數(shù)次冪的分頻器設計；的整數(shù)次冪的分頻器設計；u 偶分頻電路設計；偶分頻電路設計；u 占空比為占空比為1:151:15的分頻電路設計。的分頻電路設計。 用用VerilogVerilog言語完成對時鐘

19、信號言語完成對時鐘信號 CLK CLK 的的 2 2 分頻，分頻， 4 4 分頻，分頻， 8 8 分頻，分頻， 16 16 分頻。分頻。 這也這也是最簡單的分頻電路，只需求一個計數(shù)器即可是最簡單的分頻電路，只需求一個計數(shù)器即可 。2 2、4 4、8 8、1616分頻電路設計分頻電路設計電路的功能仿真波形6分頻電路設計與實現(xiàn) 對于分頻倍數(shù)不是 2 的整數(shù)次冪的情況，我們只需求對源代碼中的計數(shù)器進展一下計數(shù)控制就可以了，如下面用Verilog設計一個對時鐘信號進展 6 分頻的分頻器 電路的仿真波形圖電路的仿真波形圖 在進展硬件設計的時候，往往要求得到一個在進展硬件設計的時候，往往要求得到一個占空比

20、不是占空比不是 1:1 1:1 的分頻信號，這時仍采用計數(shù)的分頻信號，這時仍采用計數(shù)器的方法來產(chǎn)生占空比不是器的方法來產(chǎn)生占空比不是 1:1 1:1 的分頻信號。的分頻信號。下面源代碼描畫的是這樣一個分頻器：將輸入的下面源代碼描畫的是這樣一個分頻器：將輸入的時鐘信號進展時鐘信號進展 16 16 分頻，分頻信號的占空比為分頻，分頻信號的占空比為 1:15 1:15 ，也就是說，其中高電位的脈沖寬度為輸，也就是說，其中高電位的脈沖寬度為輸入時鐘信號的一個周期。入時鐘信號的一個周期。 占空比占空比1:15分頻電路設計分頻電路設計電路仿真波形圖電路仿真波形圖在數(shù)碼管上顯示十進制秒計數(shù)義務分析： 1.需

21、求將系統(tǒng)時鐘50MHz分頻，得到1Hz分頻時鐘。 2.對分頻時鐘進展十進制計數(shù)。 3.將計數(shù)器計數(shù)結(jié)果送數(shù)碼管譯碼器上。 4.選擇數(shù)碼管顯示。 在數(shù)碼管上顯示十進制秒計數(shù)電路框圖： 數(shù)碼管譯碼電路產(chǎn)生位選信號傳送 4位BCD碼clk_sysnum_bcd3.0seg7.0scan3.0led0led1led2led3系統(tǒng)時鐘分頻電路十進制計數(shù)器clk_1scnt103.0rst用4位led數(shù)碼管顯示“9527 義務分析： 輪番翻開4個數(shù)碼管，每個數(shù)碼管顯示0.01s0.1s，由于視覺暫留效應，就好似顯示4個不同的數(shù)字。設計思緒：1.翻開scan0的時候，在abcdefg線上賦值“9 2.翻開scan1的時候，在abcdefg線上賦值“5 3.翻開scan2的時候，在abcdefg線上賦值“2 4.翻開scan3的時候，在abcdefg線上賦值“7 用4位led數(shù)碼管顯示“9527 電路框圖： 數(shù)碼管譯碼電路系統(tǒng)時鐘分頻電路 2位計數(shù)器產(chǎn)生2位位選碼 2-4線譯碼器產(chǎn)生位掃描信號傳送 4位BCD碼clk_sysclk_scanscan_sel1.0num_bcd3.0seg7.0scan3.0led0led1