Xilinx_ISE使用教程

1、Xilinx公司軟件平臺介紹公司軟件平臺介紹-開發(fā)工具 ISE Design Suite涉及了FPGA設(shè)計的各個應(yīng)用方面，包括邏輯開發(fā)、數(shù)字信號處理系統(tǒng)以及嵌入式系統(tǒng)開發(fā)等FPGA開發(fā)的主要應(yīng)用領(lǐng)域，主要包括 1）ISE Foundation：集成開發(fā)工具 2） EDK：嵌入式開發(fā)套件 3）DSP_TOOLs：數(shù)字信號處理開發(fā)工具 4）ChipScope Pro：在線邏輯分析儀工具 5）PlanAhead：用于布局和布線等設(shè)計分析工具Xilinx公司軟件平臺介紹公司軟件平臺介紹-軟件組成集成開發(fā)環(huán)集成開發(fā)環(huán)境境數(shù)字信號處數(shù)字信號處理開發(fā)工具理開發(fā)工具在線邏輯分析在線邏輯分析儀工具儀工具片上系統(tǒng)

2、開發(fā)片上系統(tǒng)開發(fā) 布局布線布局布線工具工具Xilinx公司軟件平臺介紹公司軟件平臺介紹-ISE Foundation軟件 ISE Foundation軟件是Xilinx公司推出的FPGA/CPLD集成開發(fā)環(huán)境，不僅包括邏輯設(shè)計所需的一切，還具有簡便易用的內(nèi)置式工具和向?qū)?，使得I/O分配、功耗分析、時序驅(qū)動設(shè)計收斂、HDL仿真等關(guān)鍵步驟變得容易而直觀。Xilinx公司軟件平臺介紹公司軟件平臺介紹-EDK軟件 EDK是Xilinx公司推出的FPGA嵌入式開發(fā)工具，包括嵌入式硬件平臺開發(fā)工具（Platform Studio）、嵌入式軟件開發(fā)工具（ Platform Studio SDK）、嵌入式IB

3、M PowerPC硬件處理器核、Xilinx MicroBlaze軟處理器核、開發(fā)所需的技術(shù)文檔和IP，為設(shè)計嵌入式可編程系統(tǒng)提供了全面的解決方案。 EDK10.1版還包括了最新的IP內(nèi)核以優(yōu)化系統(tǒng)設(shè)計。同時還包括了SPI、DDR2/DMA/PS2和支持SGMII的三模式以太網(wǎng)MAC等外設(shè)，F(xiàn)lexrayTM外設(shè)選項，以及用于DMA的PCI Express驅(qū)動支持。Xilinx公司軟件平臺介紹公司軟件平臺介紹-DSP_Tools軟件 Xilinx公司推出了簡化FPGA數(shù)字處理系統(tǒng)的集成開發(fā)工具DSP Tools，快速、簡易地將DSP系統(tǒng)的抽象算法轉(zhuǎn)化成可綜合的、可靠的硬件系統(tǒng)，為DSP設(shè)計者掃

4、清了編程的障礙。DSP Tools主要包括System Genetator和AccelDSP兩部分，前者和Mathworks公司的Simulink實現(xiàn)無縫鏈接，后者主要針對c/.m語言。Xilinx公司軟件平臺介紹公司軟件平臺介紹-ChipScope Pro軟件 Xilinx公司推出了在線邏輯分析儀，通過軟件方式為用戶提供穩(wěn)定和方便的解決方案。該在線邏輯分析儀不僅具有邏輯分析儀的功能，而且成本低廉、操作簡單，因此具有極高的實用價值。 ChipScope Pro既可以獨立使用，也可以在ISE集成環(huán)境中使用，非常靈活，為用戶提供方便和穩(wěn)定的邏輯分析解決方案，支持Spartan和Virtex全系列F

5、PGA芯片。 ChipScope Pro將邏輯分析器?？偩€分析器和虛擬I/O小型軟件核直接插入到用戶的設(shè)計當(dāng)中，可以直接查看任何內(nèi)部信號和節(jié)點，包括嵌入式硬或軟處理器。Xilinx公司軟件平臺介紹公司軟件平臺介紹-PlanAhead軟件 PlanAhead工具簡化了綜合與布局布線之間的設(shè)計步驟，能夠?qū)⒋笮驮O(shè)計劃分成較小的、更易于管理的模塊，并集中精力優(yōu)化各個模塊。 此外，還提供了一個直觀的環(huán)境，為用戶設(shè)計提供原理圖、平面布局規(guī)劃或器件圖，可快速確定和改進(jìn)設(shè)計的層次，以便獲得更好的結(jié)果和更有效地使用資源，從而獲得最佳的性能和更高的利用率，極大地提升了整個設(shè)計的性能和質(zhì)量。Xilinx公司公司IS

6、E10.1軟件介紹軟件介紹-ISE設(shè)計流程翻譯翻譯映射映射布局和布線布局和布線規(guī)劃規(guī)劃 和預(yù)算和預(yù)算HDL RTL仿真仿真綜合以創(chuàng)建網(wǎng)表綜合以創(chuàng)建網(wǎng)表功能仿真功能仿真得到時序收斂得到時序收斂時序仿真時序仿真實現(xiàn)實現(xiàn)創(chuàng)建代碼創(chuàng)建代碼/原理圖原理圖配置配置FPGA產(chǎn)生比特流文件產(chǎn)生比特流文件Xilinx公司公司ISE10.1軟件介紹軟件介紹-ISE主界面Xilinx公司公司ISE10.1軟件介紹軟件介紹-主要功能 ISE的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設(shè)計流程無需借助任何第三方EDA軟件。下面簡要說明各功能的作用

7、： 1、設(shè)計輸入：ISE提供的設(shè)計輸入工具包括用于HDL代碼輸入和查看報告的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于狀態(tài)機(jī)設(shè)計的StateCAD以及用于約束文件編輯的Constraint Editor等。 Xilinx公司公司ISE10.1軟件介紹軟件介紹 -主要功能 2、綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時還可以內(nèi)嵌Mentor Graphics公司的Leonardo Spectrum和

8、Synplicity公司的Synplify，實現(xiàn)無縫鏈接。 3、仿真：ISE本身自帶了一個具有圖形化波形編輯功能的仿真工具HDL Bencher，同時又提供了使用Model Tech公司的Modelsim進(jìn)行仿真的接口。 Xilinx公司公司ISE10.1軟件介紹軟件介紹 -主要功能 4、實現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時序分析、管腳指定以及增量設(shè)計等高級功能。 5、下載：下載功能包括了BitGen，用于將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進(jìn)行芯片配置和通信，控制將程序燒寫到FPGA芯片中去。Xilinx公司公司ISE10.1軟件介紹軟件介紹 -I

9、SE主界面窗口功能概述 1）左上角的窗口是源文件窗口，設(shè)計工程所包括的文件以分層的形式列出。 2）在該子窗口的下面是處理窗口，該窗口描述的是對于選定的設(shè)計文件可以使用的處理流程。 3）在ISE主界面最下面是腳本窗口，在該窗口中顯示了消息、錯誤和警告的狀態(tài)。同時還有Tcl腳本的交互和文件中查找的功能。 4）在ISE的右上角是多文檔的窗口，在該窗口可以查看html的報告，ASCII碼文件、原理圖和仿真波形。通過選擇View-Restore Default Layout可以恢復(fù)界面的原始設(shè)置。Xilinx公司公司ISE10.1軟件介紹軟件介紹 -源文件(source）子窗口 這個窗口有三個標(biāo)簽：源（

10、Source）、Snapshots（快照）、Library（庫）。 源標(biāo)簽內(nèi)顯示工程名、指定的芯片和設(shè)計相關(guān)文檔。 在設(shè)計視圖的每一個文件都有一個相關(guān)的圖標(biāo)，這個圖標(biāo)顯示的是文件的類型（HDL文件、原理圖、IP核和文本文件）。+表示該設(shè)計文件包含了更低層次的設(shè)計模塊。 標(biāo)簽內(nèi)顯示的是目前所打開文件快照。一個快照是在該工程里所有文件的一個拷貝。通過該標(biāo)簽可以察看報告、用戶文檔和源文件。該標(biāo)簽下所有的信息只讀。 庫標(biāo)簽內(nèi)顯示與當(dāng)前工程相關(guān)的庫。Xilinx公司公司ISE10.1軟件介紹軟件介紹 -處理(process）子窗口 在該窗口只有一個處理標(biāo)簽。該標(biāo)簽有下列功能： 添加已有文件；創(chuàng)建新文件；

11、察看設(shè)計總結(jié)（訪問符號產(chǎn)生工具，例化模板，察看命令行歷史和仿真庫編輯）；用戶約束文件（訪問和編輯位置和時序約束）；綜合（檢查語法、綜合、察看RTL和綜合報告）；設(shè)計實現(xiàn)（訪問實現(xiàn)工具，設(shè)計流程報告和其它一些工具）；產(chǎn)生可編程文件（訪問配置工具和產(chǎn)生比特流文件）。Xilinx公司公司ISE10.1軟件介紹軟件介紹 -腳本（transcript）子窗口 腳本子窗口有5個默認(rèn)標(biāo)簽:Console，error，warnings ， Tcl shell，find in file。 Console標(biāo)簽顯示錯誤、警告和信息。X表示錯誤，！表示警告。 Warning標(biāo)簽只顯示警告消息。 Error標(biāo)簽只顯示錯

12、誤消息。 Tcl shell標(biāo)簽是與設(shè)計人員的交互控制臺。除了顯示錯誤、警告和信息外，還允許輸入ISE特定命令。 Find in file標(biāo)簽顯示的是選擇EditFind in File操作后的查詢結(jié)果。Xilinx公司公司ISE10.1軟件介紹軟件介紹 -工作區(qū)（Workspace）子窗口 工作區(qū)子窗口提供了設(shè)計總結(jié)、文本編輯器、ISE仿真器/波形編輯器、原理圖編輯器功能。 設(shè)計總結(jié)提供了關(guān)于該設(shè)計工程的更高級信息，包括信息概況、芯片資源利用報告、與布局布線相關(guān)性能數(shù)據(jù)、約束信息和總結(jié)信息等。 源文件和其它文本文件可以通過設(shè)計人員指定的編輯工具打開。編輯工具的選擇由Edit-Preferen

13、ce屬性決定，默認(rèn)ISE的文本編輯器，通過該編輯器可以編輯源文件和用戶文檔，也可以訪問語言模板。Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-打開ISE軟件時的面板 當(dāng)以前使用過該軟件時會默認(rèn)打開上一個工程。Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-創(chuàng)建一個新工程選擇芯片選擇綜合工具選擇仿真工具選擇代碼語言NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-創(chuàng)建一個新工程這里可以新建一個文件，也可以在工程屬性建立完成后在工程內(nèi)新建，我們選擇 NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-創(chuàng)建一

14、個新工程這里可以添加工程文件，也可以在工程建立后添加，我們選擇NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-創(chuàng)建一個新工程給出了整個工程大致屬性FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-創(chuàng)建一個新工程完成后在Sources窗口中顯示工程文件夾以及工程所用芯片。在該窗口中右鍵可以新建文件，添加已經(jīng)寫好的文件，添加文件并復(fù)制該文件到工程文件夾中。Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹 -創(chuàng)建一個新工程該文件的實體名新建文件的類型，不同的類型有著不同的功能和意義。Xilinx公司公司ISE10.1軟件設(shè)計

15、流程介紹軟件設(shè)計流程介紹 -創(chuàng)建一個新工程端口名端口的類型及位數(shù)NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加實體端口給出了該文件的概要FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加實體端口Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加實體端口雙擊gate文件自動生成實體結(jié)構(gòu)生成了結(jié)構(gòu)體框架只需加入邏輯語句即可Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-自動生成文件結(jié)構(gòu)框架添加的邏輯代碼-之后為注釋語句Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加

16、代碼及注釋設(shè)計中常用的四個操作：綜合、實現(xiàn)、生成bit文件、下載這個圖標(biāo)指示頂層文件選中頂層文件，Processes窗口中給出能操作的項目雙擊XST進(jìn)行綜合操作Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件選擇所要仿真的VHDL文件NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件給出該波形文件的相關(guān)屬性FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件仿真波形的設(shè)置界面：這里顯示的主要是時鐘方面

17、的設(shè)置。Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件增對該工程設(shè)置方式如圖波形文件長度的設(shè)置FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件在這里設(shè)置輸入波形可以進(jìn)行窗口的切換Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件切換到行為仿真如圖設(shè)置輸入波形并保存選中剛設(shè)計波形文件Processes窗口右鍵選擇屬性設(shè)置Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件設(shè)置仿真時間與建立波形文件的時間相同點擊OKXilinx公司公司ISE10.

18、1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件雙擊進(jìn)行行為仿真仿真波形驗證設(shè)計邏輯的正確性Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加仿真文件選擇所要仿真的VHDL文件NextXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件給出該仿真文件的相關(guān)屬性FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加波形仿真文件Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-仿真文件初始化信息添加的仿

19、真代碼Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加仿真代碼Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-進(jìn)行仿真選擇“Behavioral simulation”,即行為仿真雙擊modelsim圖標(biāo)進(jìn)行行為仿真仿真波形驗證設(shè)計邏輯的正確性通過通過Sources窗口切換到窗口切換到ImplementationNextUCF文件的屬文件的屬性概要性概要FinishXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-添加管腳約束文件（.UCF文件）Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-對管腳進(jìn)行約束選中頂

20、層文件在Processes窗口中雙雙擊擊進(jìn)行對應(yīng)管腳的約束進(jìn)行對應(yīng)管腳的約束保存關(guān)閉保存關(guān)閉 兩種方法Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-對管腳進(jìn)行約束單擊選中雙擊查看Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-查看或修改管腳約束文件選中頂層文件雙擊進(jìn)行實現(xiàn)操作雙擊產(chǎn)生.bit文件Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-工程實現(xiàn)及產(chǎn)生位流文件默認(rèn)選擇邊界掃描方式默認(rèn)選擇邊界掃描方式Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-下載bit文件點擊Finish出現(xiàn)以下窗口彈出的窗口是為Prom

21、配置文件，這里不配置選擇CancelXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-下載bit文件 彈出的窗口是為芯片配置bit文件，選擇gate.bit，點擊OpenXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-下載bit文件采用默認(rèn)設(shè)置，點擊okXilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-下載bit文件右鍵 點擊ok出現(xiàn)下載進(jìn)度條，下載成功后彈出： 然后進(jìn)行驗證調(diào)試。Xilinx公司公司ISE10.1軟件設(shè)計流程介紹軟件設(shè)計流程介紹-下載bit文件 EXCD-1開發(fā)板主要基于Xilinx Spartan 3E FPGA器件X

22、C3S500E-PQ208 ，板上含有2Mbytes的Flash和1024K bytes的SRAM，以及各種輸入輸出設(shè)備。 基于該板可以設(shè)計具有各種功能的數(shù)字系統(tǒng)，并可以完成含有8位PicoBlaze 微控制器和MicroBlaze7.0軟核的嵌入式處理器系統(tǒng)。SOC實驗室解決方案實驗室解決方案EXCD-1硬件開發(fā)平臺硬件開發(fā)平臺EXCD-1硬件開發(fā)平臺介紹硬件開發(fā)平臺介紹-硬件平臺外觀SPARTAN-3FPGA芯片芯片F(xiàn)PGA專用專用PROM芯片芯片VGA接口接口RS232接口接口Flash擴(kuò)展擴(kuò)展IO口口擴(kuò)展擴(kuò)展IO口口50MHz晶振晶振高速擴(kuò)展高速擴(kuò)展IO口口JTAG下載電纜接口下載電纜

23、接口電源插座電源插座EXCD-1硬件開發(fā)平臺介紹硬件開發(fā)平臺介紹-硬件平臺資源 1）SRAM：1024Bytes靜態(tài)RAM存儲器(512k x 16) 2）Flash：2Mbytes Flash存儲器(1M x 16) 3）按鍵開關(guān)：4個按鍵開關(guān) 4）撥碼開關(guān)：8個撥碼開關(guān) 5）時鐘資源：50MHZ晶振 6）VGA接口:受JP2控制，JP2撥到上面為VGA模式 7）串行接口：采用DB9連接器 8）PS/2接口：采用PS/2連接器，進(jìn)行鼠標(biāo)/鍵盤連接 9） IO擴(kuò)展接口：4個12腳I/O擴(kuò)展接口 10）68腳SCSI接口： 外部I/O擴(kuò)展接口EXCD-1硬件開發(fā)平臺介紹硬件開發(fā)平臺介紹-SPAR

24、TAN-3E芯片特點及功能 Spartan-3E是目前Spartan系列最新的產(chǎn)品，具有系統(tǒng)門數(shù)從10萬到160萬的多款芯片，是在Spartan-3成功的基礎(chǔ)上進(jìn)一步改進(jìn)的產(chǎn)品，提供了比Spartan-3更多的I/O端口和更低的單位成本，是Xilinx公司性價比最高的FPGA芯片。 由于更好地利用了90nm技術(shù)，在單位成本上實現(xiàn)了更多的功能和處理帶寬，是Xilinx公司新的低成本產(chǎn)品代表，是ASIC的有效替代品，主要面向消費電子應(yīng)用，如寬帶無線接入、家庭網(wǎng)絡(luò)接入以及數(shù)字電視設(shè)備等。EXCD-1硬件開發(fā)平臺介紹硬件開發(fā)平臺介紹-SPARTAN-3E芯片特點及功能EXCD-1硬件開發(fā)平臺介紹硬件開

25、發(fā)平臺介紹-SPARTAN-3E芯片特點及功能其主要特點如下： 采用90nm 工藝； 大量用戶I/O端口，最多可支持376個I/O端口或者156對差分端口； 端口電壓為3.3V、2.5、1.8V、1.5V、1.2V ； 單端口傳輸速率可以達(dá)到622Mbps ，支持DDR接口； 最多可達(dá)36個專用乘法器、648 BRAM、231k 分布式RAM； 寬時鐘頻率以及多個專用數(shù)字時鐘管理模塊(DCM)。 PicoBlaze8位微控制器的設(shè)計實現(xiàn)-設(shè)計內(nèi)容 PicoBlaze 8位微控制器設(shè)計由六個實驗構(gòu)成： 1）實驗一：Xilinx工具流程 2）實驗二：Architecture Wizard和PACE

26、 3）實驗三：全局時鐘約束 4）實驗四：綜合技術(shù) 5）實驗五：核生成器（IP核生成器） 6）實驗六：ChipScope Pro調(diào)試實驗一：Xilinx工具流程-設(shè)計結(jié)構(gòu)原理PicoBlazeD Q enInstructionROM AddressInstructionsIn_portout_port7:0port_id7:0write_strobeD Q enport_id1port_id2Interrupt_ackcontrol Interrupt_eventcounterwaveformsinterrupt用戶產(chǎn)生外部中斷用戶產(chǎn)生外部中斷顯示顯示SW中斷計數(shù)器的值中斷計數(shù)器的值實驗一：Xi

27、linx工具流程-實驗任務(wù) 了解ISE軟件工具的使用，將完成和實現(xiàn)一個已經(jīng)存在的PicoBlaze設(shè)計。該實驗由下面步驟實現(xiàn)： 步驟1：創(chuàng)建一個新的工程 步驟2: 添加設(shè)計文件到工程 步驟3: 匯編程序 步驟4: 完成設(shè)計 步驟5: 實現(xiàn)HDL行為仿真 步驟6: 實現(xiàn)（Implement）設(shè)計實驗一：Xilinx工具流程-創(chuàng)建工程 打開ISE： 點擊桌面圖標(biāo) ，或選擇 開始-所有程序-Xilinx ISE Design Suite10.1-ISE-Project Nevigator 在ISE主界面下，在主菜單下選擇File-New Project出現(xiàn)下面的界面12實驗一：Xilinx工具流程-

28、創(chuàng)建工程1）HDL: 頂層設(shè)計使頂層設(shè)計使用用HDL語言輸入實現(xiàn)語言輸入實現(xiàn)2）Schematic:頂層設(shè)頂層設(shè)計使用原理圖輸入實計使用原理圖輸入實現(xiàn)現(xiàn)3）EDIF:頂層設(shè)計使頂層設(shè)計使用電子設(shè)計交換格式用電子設(shè)計交換格式（網(wǎng)表）實現(xiàn)。（網(wǎng)表）實現(xiàn)。4）NGC/NGD:頂層設(shè)頂層設(shè)計使用計使用NGC/NGD網(wǎng)表網(wǎng)表實現(xiàn)。實現(xiàn)。 鼠標(biāo)點擊鼠標(biāo)點擊3實驗一：Xilinx工具流程-創(chuàng)建工程 在在Device Properties界面界面中，選擇合適的：中，選擇合適的： 1)產(chǎn)品范圍產(chǎn)品范圍(product category) 2)芯片的系列芯片的系列(Family) 3)具體的芯片型號具體的芯片型號

29、(Device) 4)封裝類型（封裝類型（Package） 5)速度信息（速度信息（speed） 6)綜合工具（綜合工具（Synthesis Tool) 7)仿真工具（仿真工具（Simulator） 8)設(shè)計語言（設(shè)計語言（Preferred Language）。）。 左圖是參數(shù)的具體設(shè)置左圖是參數(shù)的具體設(shè)置 鼠標(biāo)點擊鼠標(biāo)點擊4實驗一：Xilinx工具流程-創(chuàng)建工程 創(chuàng)建新源文件窗口，由于這些設(shè)計文件已經(jīng)存在，在此不需要建立新的文件。 鼠標(biāo)點擊鼠標(biāo)點擊5實驗一：Xilinx工具流程-創(chuàng)建工程 左圖顯示添加已經(jīng)存在的文件對話框界面。6鼠標(biāo)點擊鼠標(biāo)點擊實驗一：Xilinx工具流程-創(chuàng)建工程 定位所

30、要添加文件的目錄，然后點擊打開按鈕。7實驗一：Xilinx工具流程-創(chuàng)建工程 文件被添加進(jìn)來，然后點擊“Next”按鈕。8實驗一：Xilinx工具流程-創(chuàng)建工程 工程總結(jié)界面，點擊“Finish”按鈕。9實驗一：Xilinx工具流程-創(chuàng)建工程 至此，工程的框架就這樣完成了。10實驗一：Xilinx工具流程-創(chuàng)建工程 主界面又一次出現(xiàn)了。 思考： 發(fā)生了什么變化？11實驗一：Xilinx工具流程-完成設(shè)計 將生成的int_test.vhd文件添加到工程中，注意這里有很多方法： 方法1：ISE主界面下主菜單選擇Project-New Source,定位到生成的文件，然后打開該文件。 方法2：ISE

31、主界面下的處理子窗口下，鼠標(biāo)點擊Add Existing Source，然后打開該文件。 然后在主窗口中看到該文件已經(jīng)被添加到工程中。 6實驗一：Xilinx工具流程-完成設(shè)計 思考：深入掌握VHDL元件聲明和元件例化的方法。并打開頂層設(shè)計文件進(jìn)行分析，分析文件的結(jié)構(gòu)。實驗一：Xilinx工具流程-仿真設(shè)計 測試平臺以行為級描述為主，不使用寄存器傳輸級的描述形式。測試向量的生成可以使用兩種方法： 1）波形文件 2）HDL語言描述思考：到底那個方法好？為什么？思考：到底那個方法好？為什么？波形直觀，適合小規(guī)模設(shè)計的測試向量的生成波形直觀，適合小規(guī)模設(shè)計的測試向量的生成HDL語言描述，不直觀，但靈

32、活性非常好，設(shè)計越語言描述，不直觀，但靈活性非常好，設(shè)計越復(fù)雜，其優(yōu)越性就越明顯。復(fù)雜，其優(yōu)越性就越明顯。實驗一：Xilinx工具流程-仿真設(shè)計 下面先添加測試向量文件，然后再分析，這樣就能掌握和適應(yīng)HDL語言描述測試平臺的方法。 在主菜單下，選擇Project-Add Copy of Source 并打開測試向量文件test_bench.vhd，該文件就被添加到工程中。思考：分析工程文件結(jié)構(gòu)？ 1實驗一：Xilinx工具流程-仿真測試文件 頂層設(shè)計文件頂層設(shè)計文件在測試平臺文件在測試平臺文件中被聲明和例中被聲明和例化，表明測試是化，表明測試是對頂層設(shè)計文件對頂層設(shè)計文件進(jìn)行的。進(jìn)行的。聲明部

33、分聲明部分實驗一：Xilinx工具流程-仿真測試文件（難點）例化部分例化部分軟件仿真中，時鐘信號的激軟件仿真中，時鐘信號的激勵，產(chǎn)生周期時鐘信號勵，產(chǎn)生周期時鐘信號 使用使用VHDL語言中的行為語言中的行為描述語句描述語句實驗一：Xilinx工具流程-仿真測試文件軟件仿真中，中斷信號的激軟件仿真中，中斷信號的激勵，產(chǎn)生中斷脈沖信號勵，產(chǎn)生中斷脈沖信號 使用使用VHDL語言中的行為語言中的行為描述語句來描述。描述語句來描述。實驗一：Xilinx工具流程-仿真設(shè)計 仿真參數(shù)及環(huán)境的設(shè)置。在處理子窗口，選擇Xilinx ISE Simulator,并展開選擇Simulate Behavioral M

34、odel,點擊鼠標(biāo)右鍵，選擇Properties，點擊鼠標(biāo)右鍵，出現(xiàn)后面的界面2實驗一：Xilinx工具流程-仿真設(shè)計 修改仿真的時間長度25000ns,點擊OK,接受修改的參數(shù)。 2實驗一：Xilinx工具流程-仿真設(shè)計 在處理子窗口，選擇Xilinx ISE Simulator,并展開選擇Simulate Behavioral Model，并用鼠標(biāo)雙擊。 小圓圈開始轉(zhuǎn)動，仿真過程開始，不要著急，此時，ISE要完成一項重要的工作就是要生成行為級仿真的模型，稍微等一下，下面的窗口就出現(xiàn)了。3實驗一：Xilinx工具流程-仿真設(shè)計 看到仿真的結(jié)果，思考：如何分析仿真的結(jié)果？如果你想看到更多內(nèi)部的

35、信號，下面將告訴你，如何做。4實驗一：Xilinx工具流程-仿真設(shè)計 這張圖說明了這個過程： 1)在Source窗口展開kcpsm3_int_test 2)在下面的窗口選中address9：0，并點擊鼠標(biāo)右鍵 3）選擇Add To Waveform,想要觀察的信號終于出現(xiàn)了。實驗一：Xilinx工具流程-設(shè)計綜合 行為級綜合可以自動將系統(tǒng)直接從行為級描述綜合為寄存器傳輸級描述。 行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為寄存器傳輸級描述的數(shù)據(jù)通路。 行為級綜合工具可以讓設(shè)計者從更加接近系統(tǒng)概念模型的角度來設(shè)計系統(tǒng)。同時，行為級綜合工具能讓設(shè)計者對于最終設(shè)計電路的面積、性能、功耗以及可測性進(jìn)行很

36、方便地優(yōu)化。 行為級綜合所需要完成的任務(wù)從廣義上來說可以分為分配、調(diào)度以及綁定。實驗一：Xilinx工具流程-設(shè)計綜合 Xilinx綜合工具在對設(shè)計的綜合過程中，主要執(zhí)行以下三個步驟： 1)語法檢查過程，檢查設(shè)計文件語法是否有錯誤； 2)編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識別的元件序列； 3)映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目標(biāo)技術(shù)的基本元件； 實驗一：Xilinx工具流程-設(shè)計綜合 在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務(wù)： 1）查看綜合報告(view Synthesis Report) 2）查看RTL原理圖(View RTL

37、 schematic） 3）查看技術(shù)原理圖(View Technology Schematic) 4）檢查語法(Check Syntax) 5）產(chǎn)生綜合后仿真模型(Generate Post-Synthesis Simulation Model)。實驗一：Xilinx工具流程-設(shè)計綜合屬性設(shè)置 在處理子窗口下，選擇Synthesis-XST,單擊鼠標(biāo)右鍵,選擇Properities 出現(xiàn)下面的窗口 注意：看起來好像很復(fù)雜，但是掌握方法，就知道其中的奧妙了，實驗一：Xilinx工具流程-設(shè)計綜合屬性設(shè)置 如果你想徹底如果你想徹底的弄懂，參考文獻(xiàn)的弄懂，參考文獻(xiàn)會告訴你全部的答會告訴你全部的答案。

38、案。 其實，對于競其實，對于競賽和教學(xué)沒必要都賽和教學(xué)沒必要都弄清楚，這點要切弄清楚，這點要切記。記。實驗一：Xilinx工具流程-設(shè)計綜合 實現(xiàn)綜合很簡單，只需在處理子窗口中，用鼠標(biāo)雙擊Synthesize-XST,小圓圈出現(xiàn)，并且在控制臺窗口，顯示綜合過程中的信息。當(dāng)出現(xiàn)綠色小圓圈的時候，綜合就完成了。 下面將揭開綜合過程的一些迷，目的深入了解XST的綜合過程。1實驗一：Xilinx工具流程-設(shè)計綜合 查看RTL符號2雙擊，展開，內(nèi)部結(jié)構(gòu)一目了然雙擊，展開，內(nèi)部結(jié)構(gòu)一目了然實驗一：Xilinx工具流程-設(shè)計綜合實驗一：Xilinx工具流程-設(shè)計實現(xiàn) 在ISE中的實現(xiàn)（Implement）過

39、程，是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實現(xiàn)設(shè)計的目的。實驗一：Xilinx工具流程-設(shè)計實現(xiàn) 實現(xiàn)過程主要分為3個步驟：翻譯（Translate）邏輯網(wǎng)表，映射（Map）到器件單元與布局布線（Place & Route）。 翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語。 映射的主要作用是將設(shè)計映射到具體型號的器件上。 布局布線的主要作用是調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設(shè)計模塊進(jìn)行實際的布局，并根據(jù)設(shè)計連接，對布局后的模塊進(jìn)行布線，產(chǎn)生PLD配置文件

40、。 實驗一：Xilinx工具流程-設(shè)計實現(xiàn)實驗一：Xilinx工具流程-設(shè)計實現(xiàn)參數(shù)設(shè)置 選擇Implement Design, 點擊鼠標(biāo)左鍵，選擇Properties,出現(xiàn)下面的屬性設(shè)置界面。實驗一：Xilinx工具流程-設(shè)計實現(xiàn)參數(shù)設(shè)置 如果你想徹底的弄懂，參考文獻(xiàn)會告訴你全部的答案。 其實，對于競賽和教學(xué)沒必要都弄清楚，這點要切記。實驗一：Xilinx工具流程-設(shè)計實現(xiàn) 實現(xiàn)很簡單，只需在處理子窗口中，用鼠標(biāo)雙擊Implement Design,小圓圈出現(xiàn)，并且在控制臺窗口，顯示綜合過程中的信息。當(dāng)出現(xiàn)綠色小圓圈的時候，綜合就完成了。 下面將揭開實現(xiàn)過程的一些迷，目的深入了解XST的實現(xiàn)

41、過程。1實驗一：Xilinx工具流程-設(shè)計實現(xiàn) 實現(xiàn)結(jié)果的查看。2實驗一：Xilinx工具流程-設(shè)計實現(xiàn) 布局布線的查看，芯片內(nèi)部結(jié)構(gòu)一目了然3放大放大實驗一：Xilinx工具流程-設(shè)計實現(xiàn)放大放大實驗二：Architecture Wizard和PACE -設(shè)計目標(biāo) Architecture Wizard使設(shè)計人員配置和添加FPGA資源到設(shè)計。PACE使設(shè)計人員添加位置約束到設(shè)計。 實驗二的設(shè)計目標(biāo): 1）使用Architecture Wizard來配置和初始化DCM（Digital Controller Management） 2）使用PACE來實現(xiàn)位置約束 3）實現(xiàn)設(shè)計，并確保使用了位置約

42、束 4）使用硬件下載和測試設(shè)計。實驗二：Architecture Wizard和PACE -設(shè)計步驟 該實驗包含下面幾個步驟： 1）配置DCM 2）初始化DCM 3）分配引腳位置 4）用硬件測試設(shè)計 實驗二：Architecture Wizard和PACE -設(shè)計原理 實驗工程VHDL設(shè)計結(jié)構(gòu)。 1）連接KCPSM3和程序ROM； 2）將UART宏和KCPSM3連接-輸入/輸出端口和波特率時鐘； 3）使用固定間隔的定時器產(chǎn)生中斷，使用中斷響應(yīng)信號。 思考：打開工程分析頂層文件，了解上面功能實現(xiàn)的方法實驗二：Architecture Wizard和PACE -設(shè)計原理PicoBlazeuart_

43、txInstructions AddressInstructionsrx_dataout_port7:0port_id7:0write_strobeD Qenport_id0port_id0Interrupt_ackalarmtxinterruptcontrol Interrupt_eventDCM clkSystem clockDesign clockD Qenuart_rxrxrx_datatx_full, tx_half_fullrx_half_fullrx_full000BaudCounten_16_x_baud添加DCM到設(shè)計實驗二：Architecture Wizard和PACE

44、-設(shè)計原理實驗二：Architecture Wizard和PACE -設(shè)計原理實驗二：Architecture Wizard和PACE -設(shè)計原理(輸入端口）實驗二：Architecture Wizard和PACE -設(shè)計原理（輸出端口）實驗二：Architecture Wizard和PACE -設(shè)計原理(輸入端口） Rx宏及操作時序?qū)嶒灦篈rchitecture Wizard和PACE -設(shè)計原理（輸出端口）UART_Tx宏及操作時序?qū)嶒灦篈rchitecture Wizard和PACE -UART波特率生成實驗二：Architecture Wizard和PACE -PicoBlaze內(nèi)

45、的RAM空間的分配實驗二：Architecture Wizard和PACE -軟件發(fā)送策略實驗二：Architecture Wizard和PACE -軟件接收策略實驗二：Architecture Wizard和PACE -設(shè)計原理 該設(shè)計要求一個55MHz時鐘。硬件開發(fā)平臺上包含有50MHz時鐘，使用Architecture Wizard來產(chǎn)生DCM，該DCM輸出55MHz時鐘，并例化該模塊到設(shè)計中。實驗二：Architecture Wizard和PACE -DCM原理 數(shù)字時鐘管理模塊（Digital Clock Manager，DCM）是基于Xilinx的高端FPGA產(chǎn)品中內(nèi)嵌的IP模塊。

46、在時鐘的管理與控制方面，DCM與其它時鐘管理模塊（比如DLL），功能更強(qiáng)大，使用更靈活。DCM的功能包括消除時鐘的延時、頻率的合成、時鐘相位的調(diào)整等系統(tǒng)方面的需求。DCM的主要優(yōu)點在于： 1、實現(xiàn)零時鐘偏移（Skew），消除時鐘分配延遲，并實現(xiàn)時鐘閉環(huán)控制； 2、時鐘可以映射到PCB上用于同步外部芯片，這樣就減少了對外部芯片的要求，將芯片內(nèi)外的時鐘控制一體化，以利于系統(tǒng)設(shè)計。實驗二：Architecture Wizard和PACE -DCM原理 DCM共由四部分組成，其中包括DLL模塊、數(shù)字頻率合成器DFS（Digital Frequency Synthesizer）、數(shù)字移相器DPS（Dig

47、ital Phase Shifter）和數(shù)字頻譜擴(kuò)展器DSS（Digital Spread Spectrum）。 對于DCM模塊來說，其用戶需要配置的參數(shù)包括輸入時鐘頻率范圍、輸出時鐘頻率范圍、輸入/輸出時鐘允許抖動范圍等。 實驗二：Architecture Wizard和PACE -DCM符號實驗二：Architecture Wizard和PACE -配置DCM模塊 打開lab2工程，在處理子窗口中，雙擊Create New Source，彈出下面的窗口，選擇IP，并輸入文件名1 my_dcm， 點擊 “Next”。 下面解釋選 項：實驗二：Architecture Wizard和PACE

48、-配置DCM模塊在線邏輯分析儀生成向?qū)г诰€邏輯分析儀生成向?qū)P核生成器向?qū)Ш松善飨驅(qū)Ъs束實現(xiàn)向?qū)Ъs束實現(xiàn)向?qū)г韴D生成向?qū)г韴D生成向?qū)顟B(tài)圖生成向?qū)顟B(tài)圖生成向?qū)Х抡嬗脺y試波形生成向?qū)Х抡嬗脺y試波形生成向?qū)erilog語言模塊輸入向?qū)дZ言模塊輸入向?qū)в糜肰erilog生成仿真平臺向?qū)煞抡嫫脚_向?qū)HDL語言模塊輸入向?qū)дZ言模塊輸入向?qū)HDL庫生成向?qū)焐上驅(qū)HDL程序包生成向?qū)С绦虬上驅(qū)в糜肰HDL語言生成仿真平臺向?qū)дZ言生成仿真平臺向?qū)嶒灦篈rchitecture Wizard和PACE -配置DCM模塊 IP（Intelligent Property）核是具有知識

49、產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。 到了SOC階段，IP核設(shè)計已成為ASIC電路設(shè)計公司和FPGA提供商的重要任務(wù)，也是其實力體現(xiàn)。對于FPGA開發(fā)軟件，其提供的IP核越豐富，用戶的設(shè)計就越方便，其市場占用率就越高。目前，IP核已經(jīng)變成系統(tǒng)設(shè)計的基本單元，并作為獨立設(shè)計成果被交換、轉(zhuǎn)讓和銷售。實驗二：Architecture Wizard和PACE -配置DCM模塊 從IP核的提供方式上，通常將其分為軟核、硬核和固核這3類。從完成IP核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復(fù)用使用性最高。

50、軟核在EDA設(shè)計領(lǐng)域指的是綜合之前的寄存器傳輸級（RTL）模型(比如KCSPM3)； 固核在EDA設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表； 硬核在EDA設(shè)計領(lǐng)域指經(jīng)過驗證的設(shè)計版圖（芯片內(nèi)專用的宏模塊，比如DCM）；實驗二：Architecture Wizard和PACE -配置DCM模塊 按下圖選擇模塊，并點擊“Next”按鈕，然后點擊 “Finish”按鈕。出現(xiàn)下面的界面：2實驗二：Architecture Wizard和PACE -配置DCM模塊 按右圖配置，并點擊“Next”按鈕。3實驗二：Architecture Wizard和PACE -配置DCM模塊 按下圖配置，并點擊“Next”

51、按鈕。4實驗二：Architecture Wizard和PACE -配置DCM模塊 按右圖配置，并點擊“Finish”按鈕。5實驗二：Architecture Wizard和PACE -配置DCM模塊 查看工程文件，看到my_dcm加入到工程中，下面將該模塊添加到設(shè)計中6實驗二：Architecture Wizard和PACE -聲明和例化DCM模塊 在工程窗口中選中my_dcm.xaw文件； 在處理子窗口中，選擇View HDL Instatiation Template，并雙擊產(chǎn)生例化模版。12實驗二：Architecture Wizard和PACE -聲明和例化DCM模塊 添加元件聲明語

52、句到： 添加元件例化語句到，并完成程序例化34實驗二：Architecture Wizard和PACE -聲明和例化DCM模塊 打開文件uart_clock.vhd，在該位置添加： - Signals for DCM signal clk55MHz : std_logic; 在頂層實體文件中，添加端口， 保存文件567實驗二：Architecture Wizard和PACE -分配引腳位置nPACE 讀NGD文件n創(chuàng)建或修改UCF文件設(shè)計源文件綜合后網(wǎng)表翻譯design.ngd設(shè)計實現(xiàn)design.ucfdesign.ncfPACEdesign.ucfdesign.lfp翻譯實驗二：Archi

53、tecture Wizard和PACE -分配引腳位置 將使用PACE來為設(shè)計分配引腳。并且驗證引腳分配報告。 在工程下，選中uart_clock.vhd文件 在處理子窗口中，選擇User Contraints, 并展開，選 擇Floorplan IO-Pre-Synthesis,并 雙擊。12實驗二：Architecture Wizard和PACE -分配引腳位置（約束目標(biāo)）clk:與50MHz晶振連接，位置為FPGA芯片的P80引腳lock:連接到led0,位置為FPGA芯片的p33alarm:連接到led1,位置為FPGA芯片的p31rx:連接到MAX323芯片的接收數(shù)據(jù)端，位置為FPG

54、A的p184tx:連接到MAX323芯片的發(fā)送數(shù)據(jù)端，位置為FPGA的p18實驗二：Architecture Wizard和PACE -分配引腳位置 按下圖輸入引腳的位置 保存設(shè)置34實驗二：Architecture Wizard和PACE -查看引腳分配和內(nèi)部邏輯的關(guān)系 在Device Architecture窗口中，將其放大，直到能看到引腳的標(biāo)號。 退出PACE。56實驗二：Architecture Wizard和PACE -查看引腳分配 在工程窗口中，選中uart_clock.ucf文件，并在處理子窗口中，選擇User Constraints,并展開，選擇Edit Contraints(

55、Text)，并點擊打開。7實驗二：Architecture Wizard和PACE -查看引腳分配實驗三：全局時鐘約束 -實驗內(nèi)容 該設(shè)計將通過輸入全局時鐘約束條件來指定時序要求，并且通過使用各種時序報告來分析設(shè)計性能。將完成PicoBlaze設(shè)計，仿真和使用硬件進(jìn)行測試。 1）使用Xilinx約束編輯器來輸入全局時序約束； 2）使用映射后靜態(tài)時序報告來觀察時序約束的可靠性； 3）使用布局布線后靜態(tài)時序報告來觀察時序約束的可靠性。 實驗三：全局時鐘約束 -時序約束的重要性有全局時鐘約束條件有全局時鐘約束條件無全局時序約束條件無全局時序約束條件邏輯任意布局邏輯任意布局 邏輯布局被約束后，結(jié)果使設(shè)

56、計后系邏輯布局被約束后，結(jié)果使設(shè)計后系統(tǒng)運行速度更快統(tǒng)運行速度更快邏輯放在靠近引腳的位置實驗三：全局時鐘約束 -時序約束的重要性QFLOP1DQFLOP3DBUFG CLKADATAOUT2OUT1QFLOP5DQFLOP4DBUS 7.0CDATAQFLOP2D實驗三：全局時鐘約束 -使用精確的時序信息 在源和目的觸發(fā)器之間的時鐘抖動； 同步元件在下降沿的鎖存； 不相等的占空比； 時鐘輸入抖動；實驗三：全局時鐘約束 -周期約束時鐘50%的占空比PERIOD 約束為10 ns由于FF2將在時鐘的下降沿鎖存 ，所以在兩個觸發(fā)器之間的路徑應(yīng)約束到10ns的50%=5nsBUFGINVCLKFF1F

57、F2實驗三：全局時鐘約束 -周期約束 時鐘的不確定性在全局約束計算中被自動的考慮進(jìn)去。實驗三：全局時鐘約束 -OFFSET約束約束I/O引腳到/從同步元件（與響應(yīng)的時鐘關(guān)聯(lián)）。= 組合邏輯 CLKADATAOUT2OUT1QFLOPDQFLOPDQFLOPDQFLOPDBUS 7.0CDATAQFLOPDBUFGOFFSET INOFFSET OUT實驗三：全局時鐘約束 -OFFSET約束計算OutClkT_data_InT_data_OutT_clk_InOFFSET-OUTOFFSET-INInT_clk_Out OFFSET IN = T_data_In - T_clk_In OFFSE

58、T OUT = T_data_Out + T_clk_Out實驗三：全局時鐘約束 -PAD-PAD約束 遍及I/O到I/O的路徑上只含有組合邏輯電路。實驗三：全局時鐘約束-設(shè)計原理該設(shè)計寫PicoBlaze匯編程序完成閉環(huán)自測試。PicoBlazeuart_txInstructions AddressInstructionsrx_dataout_port7:0port_id7:0write_strobeD Qen8h018h03Interrupt_ackLEDstxinterruptcontrol Interrupt_eventDCM clk100 MHz50 MHzD Qenuart_rxr

59、xdata_presentBuffer_full0000000BaudCounten_16_x_baudswitches0000000rst實驗三：全局時鐘約束-設(shè)計原理 第一個閉環(huán)測試：將在LED上顯示開關(guān)的設(shè)置。 第二個閉環(huán)測試：將在串口上回顯接收到的數(shù)據(jù)。實驗三：全局時鐘約束-匯編程序模版 匯編程序模版，program.psm,該程序創(chuàng)建閉環(huán)應(yīng)用程序。下面將生成program.vhd加到PicoBlaze設(shè)計中。 打開ISE10.1軟件； 在ISE菜單選擇File-Open Project，找到lab3文件夾，然后打開time_const.ise工程； 按前面的步驟，在DOS窗口中匯編p

60、rogram.psm程序： kcpsm3 program； 添加生成的ROM文件program.vhd文件到工程； 1234實驗三：全局時鐘約束-匯編程序模版 選擇頂層文件loopback.vhd，在處理子窗口中，在綜合下，雙擊Check Syntax(檢查語法)。 5實驗三：全局時鐘約束-輸入全局時序約束 在ISE界面的主菜單下選擇Project-New Source，彈出下面的界面，輸入約束文件名“l(fā)oopback”，點擊“Next”按鈕。實驗三：全局時鐘約束-輸入全局時序約束 該實驗將使用圖形界面，調(diào)用約束編輯器來輸入PERIOD和OFFSET IN/OUT約束。 在源文件窗口，選擇頂層設(shè)計文件