基于FPGA的DDS仿真與設(shè)計5石鼎山5

1、宜賓學(xué)院YIBIN UNIVERSITY 本科論文題 目： 基于FPGA的DDS設(shè)計 專 業(yè)： 電子信息工程 學(xué)生姓名： 學(xué)生學(xué)號： 120305007 院 系： 物電學(xué)院 年級、班： 2012級5班 指導(dǎo)教師： 2014年 5 月 28 日正文： 目 錄第一章 緒論51.1、課題背景51.2、課題研究的目的和意義61.3、國內(nèi)外概況71.4、課題的主要研究工作9第二章 超大規(guī)模集成電路設(shè)計介紹112.1、引言112.1.1、EDA技術(shù)的含義及特點112.1.2、EDA技術(shù)的主要內(nèi)容122.2、可編程邏輯器件FPGA132.3、硬件描述語言（HDL）142.3.1、VHDL簡介152.3.2、

2、VHDL的主要特點152.3.3、VHDL語言的優(yōu)勢162.4、軟件開發(fā)工具17第三章 DDS工作原理和主要特點173.1、DDS的工作原理173.2、DDS電路的實現(xiàn)19第四章 用VHDL來編程實現(xiàn)和仿真254.1、ModelSim仿真254.2、綜合與布局布線26第五章 結(jié)束語285.1、總結(jié)285.2、參考文獻29摘 要波形發(fā)生器已成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了波形發(fā)生器的發(fā)展方向。隨著科技的發(fā)展，對波形發(fā)生器的各方面要求越來越高。今年來，直接數(shù)字頻率合成器（DDS）由于具有頻率分辨率高，頻率變化速度快，相位可連續(xù)變化等特點，在數(shù)字通信系統(tǒng)中已被廣泛采用而成為現(xiàn)代頻率

3、合成技術(shù)中的佼佼者?，F(xiàn)場可編程門陣列（FPGA）設(shè)計靈活，速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用，由于現(xiàn)場可編程門陣列具有高集成度，高速度，可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術(shù)，極大的提高波形發(fā)生器的性能，降低生產(chǎn)成本。在現(xiàn)代電子器件，通信技術(shù)，醫(yī)藥成像，無線PCS/PCN系統(tǒng)，雷達，衛(wèi)星通信中，具有很廣泛的應(yīng)用。關(guān)鍵詞：直接數(shù)字頻率合成DDS 現(xiàn)場可編程門陣列FPGA 波形發(fā)生器AbstractWaveform generator has become a modern field test one of the most widely used general-

4、purpose equipment, on behalf of the waveform generator development. With the development of technology in all aspects of the waveform generators have become increasingly demanding. In recent years, direct digital synthesizers (DDS) has a frequency resolution because of its high-frequency conversion

5、speed, continuous changes in the phase characteristics in digital communication systems have been widely used in modem frequency synthesis technology to become the leader in. field-programmable gate array(FPGA) design flexibility, high speed, in digital ASIC design has been widely used, due to field

6、- programmable gate array (FPGA) with high integration, high-speed, large capacity memory can be realized functional characteristics, can effectively achieve DDS technology, which greatly improve the performance of waveform generator and reduce production costs.第一章 緒論1.1 課題背景在一些電子設(shè)備的電路板故障檢測儀中，往往需要頻率

7、、幅度都能由計算機自動調(diào)節(jié)的信號源。采用諸如MAX038信號發(fā)生器芯片外加電阻及切換開關(guān)等器件雖然也能調(diào)節(jié)頻率和幅度，但這種調(diào)節(jié)是離散的，且電路復(fù)雜，使用不方便1。而采用直接數(shù)字合成芯片DDS及外加D/A轉(zhuǎn)換芯片構(gòu)成的可控信號源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號的頻率和幅度可由微機來精確控制，調(diào)節(jié)非常方便。另外隨著21世紀的到來，人類正在跨入信息時代?，F(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強，體積更小，速度更快，功耗更低。而大規(guī)模可編程器件CPLD/FPGA在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。所以今天無論是民用的移動電話、程控交換機、集群電臺、廣播發(fā)射機和調(diào)制解調(diào)器

8、,還是軍用的雷達設(shè)備、圖形處理儀器、遙控遙測設(shè)備、加密通信機中,都已廣泛地使用大規(guī)模可編程器件2。由于數(shù)字技術(shù)在處理和傳輸信息方面的各種優(yōu)點，數(shù)字技術(shù)和數(shù)字集成電路的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標志。電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高。因此自集成電路問世以來，集成規(guī)模便以10倍/6年的速度增長。從20世紀90年代初以來，電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)模集成化。為滿足個人電腦、無繩電話和高速數(shù)據(jù)傳輸設(shè)備的發(fā)展需求，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸3。為達到此目標，必須采用少量的IC器件使

9、面積盡可能小。1.2 課題研究的目的和意義正弦信號發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于航空航天測控、通信系統(tǒng)、電子對抗、電子測量、科研等各個領(lǐng)域中。隨著電子信息技術(shù)的發(fā)展，對其性能的要求也越來越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻、調(diào)相等功能，另外還經(jīng)常需要兩路正弦信號不僅具有相同的頻率，同時要有確定的相位差4。隨著數(shù)字信號處理和集成電路技術(shù)的發(fā)展，直接數(shù)字頻率合成（DDS）的應(yīng)用也越來越廣泛。DDS具有相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時間短、輸出相位連續(xù)、可以實現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點，而可編程門陣列（FPGA）具有集成度高、通用性好、設(shè)計靈活、編程方便

10、、可以實現(xiàn)芯片的動態(tài)重構(gòu)等特點，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點，因此采用數(shù)字方法實現(xiàn)各種模擬調(diào)制也越來越普遍5?，F(xiàn)在許多DDS芯片都直接提供了實現(xiàn)多種數(shù)字調(diào)制的功能，實現(xiàn)起來比較簡單，而要實現(xiàn)模擬線性調(diào)制具有一定的難度。因此本設(shè)計介紹了一種由單片機控制，并采用FPGA實現(xiàn)DDS功能，產(chǎn)生頻率和相位可調(diào)的正弦波信號的方法。單片機是實現(xiàn)各種控制策略和算法的載體。波形發(fā)生器也可運用單片機技術(shù)，通過巧妙的軟件設(shè)計和簡易的硬件電路，產(chǎn)生數(shù)字式的正弦波相位、頻率和幅值可調(diào)的信號。信號的頻率、相位可通過鍵盤輸入并顯示。與現(xiàn)有各類型波形發(fā)生器比

11、較而言，產(chǎn)生的數(shù)字信號干擾小，輸出穩(wěn)定，可靠性高，特別是操作簡單方便，成本低。1.3 國內(nèi)外概況目前市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構(gòu)成的DDFS數(shù)字信號發(fā)生器。在保證信號發(fā)生器的穩(wěn)定性、頻率范圍、幅值范圍等指標的同時，實現(xiàn)對輸出信號的頻率、相位和幅值的數(shù)字控制是現(xiàn)代信號發(fā)生器的發(fā)展方向。1971年，美國學(xué)者J.Tierney等人撰寫的文章"A Digital Frequency Synthesizer"首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一

12、種新的頻率合成原理。限于當(dāng)時的技術(shù)和器件水平，它的性能指標尚不能與已有的技術(shù)相比，故未受到重視。近10年間，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成器(Direct Digital Frequency Synthesis簡稱DDS或DDFS)得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的驕驕者6。DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。其優(yōu)點如下：(1)輸出頻率相對帶寬較寬：輸出頻率帶寬為50%fs(理論值)。但考慮到低通濾波器

13、的特性和設(shè)計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fs。 (2)頻率轉(zhuǎn)換時間短：DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。事實上，在DDS的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率轉(zhuǎn)換的時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS的頻率轉(zhuǎn)換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。(3)頻率分辨率極高：若時鐘fs的頻率不變，DDS的頻率分辨率就由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨

14、率。目前，大多數(shù)DDS的分辨率在1HZ數(shù)量級，許多小于1MHZ，甚至更小。 (4)相位變化連續(xù)：改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。(5)其他優(yōu)點：可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號、可編程和全數(shù)字化、功耗低、體積小、重量輕、可靠性高、控制靈活方便等方面，并具有極高的性價比。 當(dāng)然DDS也有局限性，主要表現(xiàn)如下： (1)輸出頻帶范圍有限：由于受DDS內(nèi)部DAC和波形存儲器(ROM)的工作速度限制，使得DDS輸出的最高頻率有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS芯

15、片，工作頻率一般在幾十MHZ至400MHZ左右。 (2)輸出雜散大：由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差由存儲器有限字長引起造成的雜散和DAC非理想特性造成的雜散7。DDS問世之初，構(gòu)成DDS的元器件的速度限制和數(shù)字化引起的噪聲這兩個主要缺點阻礙了DDS的發(fā)展與實際應(yīng)用。隨著近幾年超高速數(shù)字電路的發(fā)展以及對DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近并達到鎖相頻率合成器相當(dāng)?shù)乃?。近年來隨著頻率合成技術(shù)的發(fā)展，DDS已廣泛應(yīng)用于通訊、導(dǎo)航、雷達、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域8。1.4 課

16、題的主要研究工作信號發(fā)生器一般是指能自動產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器9。本設(shè)計主要研究由現(xiàn)場可編程邏輯器件FPGA實現(xiàn)DDS功能，產(chǎn)生一路頻率、相位可調(diào)的正弦波信號，及其各功能模塊由硬件描述語言VHDL來實現(xiàn)和仿真的方法。第二章 超大規(guī)模集成電路設(shè)計介紹2.1、引言 隨著大規(guī)模集成電路技術(shù)和計算機技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動化、計算機應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中，EDA技術(shù)的含量正以驚人的速度上升；電子類的高新技術(shù)項目的開發(fā)也逾益依賴于EDA技術(shù)的應(yīng)用，即使是普通的電子產(chǎn)品的開發(fā)，EDA技術(shù)

17、也常常使產(chǎn)品的開發(fā)周期大為縮減、性能價格比大幅提高。不言而喻，EDA技術(shù)將迅速成為電子設(shè)計領(lǐng)域中的及其重要的組成部分。2.1.1、EDA技術(shù)的含義及特點EDA（Electronic Design Automation，電子系統(tǒng)設(shè)計自動化）技術(shù)是20世紀90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）、CAE（計算機輔助工程）的概念發(fā)展而來的?，F(xiàn)代EDA技術(shù)就是以讓計算機為工具，在EDA軟件平臺上，根據(jù)硬件描述語言HDL完成的設(shè)計文件，能自動地完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成

18、對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作?？梢?，利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：1） 用軟件的方式設(shè)計硬件；2） 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；3） 采用自頂向下（topdown）的設(shè)計方法；4） 設(shè)計過程中可用有關(guān)軟件進行各種仿真；5） 系統(tǒng)可現(xiàn)場編程，在線升級；6） 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向。2.1.2、EDA技術(shù)的主要內(nèi)容EDA技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和使用的角度看，主要應(yīng)掌握如下四個方面的內(nèi)容：1） 大規(guī)?？删幊踢壿嬈骷?；2） 硬件描

19、述語言；3） 軟件開發(fā)工具；4） 實驗開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進行電子系統(tǒng)設(shè)計的載體，硬件描述語言是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段，軟件開發(fā)工具是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動設(shè)計工具，實驗開發(fā)系統(tǒng)則是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。2.2、可編程邏輯器件FPGAPLD（Programmable Logic Device，可編程邏輯器件）是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。FPGA和CPLD分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，生于20世紀70年代

20、。自問世以來，PLD經(jīng)歷了從PROM（Programmable ReadOnly Memory,可編程序的只讀存儲器）、PLA（Programmable Logic Array,可編程序邏輯陣列）、PAL（Programmable Array Logic ,可編程序陣列邏輯）、GAL（Generic Array Logic，通用陣列邏輯）到FPGA、ispLSI（in system programmable large scale integration，在系統(tǒng)可編程大規(guī)模集成電路）等高密度PLD的發(fā)展過程。與中小規(guī)模通用型集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗低、可靠性

21、高等優(yōu)點。與大規(guī)模專用集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢。PLD是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，PLD能完成任何數(shù)字器件的功能。FPGA是20世紀80年代中期，美國Altera公司推出的一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元、可編程輸入輸出單元和可編程連線部分。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可利用計算機輔助設(shè)計，繪出實現(xiàn)用戶邏輯原理圖、邏輯布爾方程或用硬件描述語言等方式設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成

22、配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。這樣實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路的目的。由此設(shè)計的DDS 電路簡單,性能穩(wěn)定, 也基本能滿足絕大多數(shù)通信系統(tǒng)的使用要求。概括來說，F(xiàn)PGA器件具有下列優(yōu)點：高密度、高效率、系列化、標準化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可縮短研制周期，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證?；谏鲜龅膬?yōu)點，本設(shè)計采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。2.3、硬件描述語言（HDL）硬件描述語言

23、（HDL）是相對于一般的計算機軟件語言如C、Pascal而言的。HDL是用于設(shè)計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能，電路結(jié)構(gòu)和連接方式。HDL具有與具體硬件電路無關(guān)和與設(shè)計平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面，表現(xiàn)了強大的生命力和應(yīng)用潛力。用HDL進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)點是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有VHDL，Verilog HDL，ABEL，AHDL，System Verilog和Sys

24、tern C。有專家認為，在新的世紀中，VHDL與Verilog HDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。2.3.1、VHDL簡介VHDL語言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計，因此在實際應(yīng)用中越來越廣泛。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計語言，如匯編、C、Pascal、Fortran、Prolog等。這些語言運行在不同

25、硬件平臺和不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。CAD的出現(xiàn)，使人們可以利用計算機進行建筑、服裝等行業(yè)的輔助設(shè)計，電子輔助設(shè)計也同步發(fā)展起來。在從CAD工具到EDA工具的進化過程中，電子設(shè)計工具的人機界面能力越來越高。在利用EDA工具進行電子設(shè)計時，邏輯圖、分立電子原件作為整個越來越復(fù)雜的電子系統(tǒng)的設(shè)計已不適應(yīng)。2.3.2、VHDL的主要特點作為硬件描述語言的第一個國際標準，VHDL具有很強的可移植性：1】 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進行仿真模擬，因而能將設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性；2】 設(shè)計層次較

26、高，用于較復(fù)雜的計算時能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計周期；3】 VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用；4】 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動地把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表；2.3.3、VHDL語言的優(yōu)勢常用的硬件描述性語言有VHDL、Verilog和ABEL語言。VHDL語言起源于美國國防部的VHSIC，VHDL是一種高級描述語言，適用于行為級和RTL級的描述相對與Verilog語言和ABEL語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點：1、 設(shè)計方法靈活、支持

27、廣泛VHDL語言可以支持自頂至下（TopDown）和基于庫（LibraryBased）的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機電路的設(shè)計。2、 系統(tǒng)硬件描述能力強VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。3、 VHDL語言描述與工藝不發(fā)生關(guān)系在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。采用VHDL語言的設(shè)計，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝（如MOS、CMOS等）。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。4、

28、VHDL語言標準、規(guī)范，易于共享和復(fù)用 由于VHDL語言已成為一種IEEE的工業(yè)標準，這樣，設(shè)計成果便于復(fù)用和交流，反過來也更進一步推動VHDL語言的推廣及完善?；谏鲜龅奶攸c，可知VHDL語言可讀性好，又能被計算機識別。VHDL語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復(fù)利用已有的設(shè)計提供了諸多技術(shù)手段。可重復(fù)利用他人的IP（Intelligence Property）模塊和軟核（Soft Core）也是VHDL的另一特色，許多設(shè)計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達到事半功倍的效果。因此本設(shè)計采用VHDL語言設(shè)計一個完善的HDB3碼編、譯碼器。2.4、軟件開發(fā)工

29、具Altera公司開發(fā)的Maxplus 和Quartus 都是曾經(jīng)最優(yōu)秀的PLD開發(fā)平臺之一，適合開發(fā)早期的中小規(guī)模PLD/FPGA，使用者眾多。目前Altera已經(jīng)停止開發(fā)Maxplus，而轉(zhuǎn)向Quartus 軟件平臺。Xilinx公司開發(fā)的Foundation和ISE是Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx公司已經(jīng)停止開發(fā)Foundation，轉(zhuǎn)向ISE軟件平臺，現(xiàn)在的ISE是公司目前主體的PLD/FPGA開發(fā)軟件。Lattice公司開發(fā)了ispDesignEXPERT和ispLEVER。前者是Lattice公司的PLD開發(fā)軟件，目前最新軟件改名為：ispLEVER。這個

30、軟件是最新一代的PLD集成開發(fā)軟件，取代了ispEXPERT，成為PLD/FPGA設(shè)計的主要工具。第三章 DDS工作原理和主要特點 3.1 DDS電路工作原理上圖所示是一個基于的DDS電路的工作原理框圖DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準時鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和低通濾波器（LPF）。頻率累加器對輸入信號進行累加運算，產(chǎn)生頻率控制數(shù)據(jù)X（frequency data或相位步進量）。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進制碼進行累加運算，是典型的反饋電路，產(chǎn)生累加結(jié)果Y。幅度/相位轉(zhuǎn)換電

31、路實質(zhì)上是一個波形寄存器，以供查表使用。讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器和低通濾波器。工作過程如下：每來一個時鐘脈沖Fclk，N位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路，幅度/相位轉(zhuǎn)換電路根據(jù)這個地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準時鐘的作用下，進行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生

32、一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的頻率周期。DDS輸出信號的頻率由下式給定：假定基準時鐘為，累加器為24位，則再假定X=1000000Mhz,則 可見，通過設(shè)定相位累加器位數(shù)、頻率控制字X和基準時鐘的值，就可以產(chǎn)生任意頻率的輸出。DDS的頻率分辨率定義為：Fout=Fclk/Y 由于基準時鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率。如上面的例子，相位累加器為24位，那么頻率分辨率就可以認為是24位。位數(shù)越多，分頻率越高。3.2 DDS電路的實現(xiàn): 根據(jù)器件資源，24位相位累加器可采用本例的方式描述 acc <= acc + freqw;也可以采用24位全加

33、器和24位寄存器構(gòu)成。波形存儲器可采用Xilinx公司的spartenII器件的內(nèi)blockram實現(xiàn)，正弦波的128采樣點的值存放在由blockram實現(xiàn)的rom中，步驟如下：步驟一：用c語言計算128個樣點的正弦值程序romsin.c如下：#include<stdio.h>#include"math.h"int main () int s;for(int i=0;i<128;i+) s=abs(sin(atan(1.0)*8/128*i)*255); printf("%d,n",s);return 0;運行romsin>rom

34、.coe,來完成輸出的重定向。在rom.coe的開頭處加入如下兩行代碼：“MEMORY_INITIALIZATION_RADIX=10；MEMORY_INITIALIZATION_VECTOR=”后，再在rom.coe尾部加上分號，以示文件結(jié)束。這樣，即可實現(xiàn)對rom的賦初值。步驟二，在ise中新建Coregen IP文件，會自動調(diào)用Xilinx CORE Generator,選擇新建single port block memory。 會彈出如下對話框： 按圖中的設(shè)置來完成設(shè)計，點擊next進入步驟二：選擇默認，點擊next,進入步驟三：選擇默認，點擊next進入步驟四：按上圖指定rom的初值

35、，rom.coe為初值文件。點擊Generate生成rom.xco,這時，rom.xco已被加入工程。第四章 用VHDL來編程實現(xiàn)和仿真4.1 ModelSim仿真:（1）在ModelSim 中對電路設(shè)計進行功能仿真.仿真波形如下：（2）在Quartus II 中對電路設(shè)計進行功能和時序仿真.仿真波形如下：時序仿真波形如下：仿真分析：通過觀察在ModelSim和Quartus II中的仿真波形，分析其完成的功能與設(shè)計預(yù)期一致. 4.2綜合與布局布線：1、下圖為綜合完并且成功后小窗口上生成的報告，報告中顯示出了綜合的工程名、引腳及所用的芯片的類型和型號。 2、綜合完后生成的電路圖如下：3、綜合布局布線報告綜合完后在Quartus生成了一個名為“DDS.map.rpt”的文件，即為綜合布局布線報告。第五章 結(jié)束語5.1 總結(jié)：用 FPGA 實現(xiàn) DDS 調(diào)頻信號電路較采用專用 DDS 芯片更為靈活，只要改變 FPGA 中 ROM 內(nèi)的數(shù)據(jù)和控制參數(shù)，DDS 就可以產(chǎn)生任意調(diào)制波形，且分辨率高，具有相當(dāng)大的靈活性。相比之下，DDS 的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而