第6章仿真與驗(yàn)證

1、第第6章章 Verilog仿真與驗(yàn)證仿真與驗(yàn)證6.1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)系統(tǒng)任務(wù)與系統(tǒng)函數(shù)6.2 系統(tǒng)預(yù)定義指令系統(tǒng)預(yù)定義指令6.3用戶自定義元件（用戶自定義元件（UDP）6.4測試平臺(tái)測試平臺(tái) 6.5 ModelSim仿真實(shí)例仿真實(shí)例 6.6數(shù)字電路的仿真數(shù)字電路的仿真第第6 6章章 VerilogVerilog仿真與驗(yàn)證仿真與驗(yàn)證6.1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)系統(tǒng)任務(wù)與系統(tǒng)函數(shù) 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)一般以符號(hào)系統(tǒng)任務(wù)和系統(tǒng)函數(shù)一般以符號(hào)“$”開頭。系統(tǒng)任務(wù)可開頭。系統(tǒng)任務(wù)可以返回以返回0個(gè)或多個(gè)值，而系統(tǒng)函數(shù)除只能返回一個(gè)值外，與個(gè)或多個(gè)值，而系統(tǒng)函數(shù)除只能返回一個(gè)值外，與任務(wù)類似。例如：任務(wù)類

2、似。例如：$monitor，$readmemh等。等。 使用不同的使用不同的Verilog仿真工具（如：仿真工具（如：VCS、Verilog-XL、ModelSim等）進(jìn)行仿真時(shí)，這些系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在使等）進(jìn)行仿真時(shí)，這些系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在使用方法上可能存在差異，應(yīng)根據(jù)使用手冊來使用。用方法上可能存在差異，應(yīng)根據(jù)使用手冊來使用。 一般在一般在intial或或always過程塊中，調(diào)用系統(tǒng)任務(wù)和系統(tǒng)過程塊中，調(diào)用系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。函數(shù)。 用戶可以通過編程語言接口（用戶可以通過編程語言接口（PLI）將自己定義的系統(tǒng)）將自己定義的系統(tǒng)任務(wù)和系統(tǒng)函數(shù)加到語言中，以進(jìn)行仿真和調(diào)試。任務(wù)和系統(tǒng)函數(shù)

3、加到語言中，以進(jìn)行仿真和調(diào)試。系統(tǒng)任務(wù)和系統(tǒng)函數(shù)只能用于仿真，在系統(tǒng)綜合過程中被忽略。系統(tǒng)任務(wù)和系統(tǒng)函數(shù)只能用于仿真，在系統(tǒng)綜合過程中被忽略。系統(tǒng)任務(wù)與函數(shù)分類系統(tǒng)任務(wù)與函數(shù)分類o 顯示任務(wù)顯示任務(wù)o 文件輸入與輸出任務(wù)文件輸入與輸出任務(wù)o 仿真控制任務(wù)仿真控制任務(wù)o 時(shí)間標(biāo)度任務(wù)時(shí)間標(biāo)度任務(wù)o PLA建模任務(wù)建模任務(wù)o 隨機(jī)建模任務(wù)隨機(jī)建模任務(wù)o 變換函數(shù)變換函數(shù)o 概率分布函數(shù)概率分布函數(shù)o 字符格式化字符格式化o 命令行參變量命令行參變量$display和和$write是兩個(gè)是兩個(gè)顯示與寫系統(tǒng)任務(wù)顯示與寫系統(tǒng)任務(wù)，兩者的功能相同，都用于顯示模擬結(jié)果，其區(qū)別兩者的功能相同，都用于顯示模擬結(jié)

4、果，其區(qū)別是是$display在輸出結(jié)束后能自動(dòng)換行，而在輸出結(jié)束后能自動(dòng)換行，而$write不能。不能。$display和和$write的使用格式為：的使用格式為：$display（“格式控制符格式控制符”，輸出變量名列表）；，輸出變量名列表）；$write（“格式控制符格式控制符”，輸出變量名列表）；，輸出變量名列表）；1系統(tǒng)任務(wù)系統(tǒng)任務(wù)、$display與與$write格式控制格式控制符符說明說明%h或或%H以以16進(jìn)制形式顯示進(jìn)制形式顯示%d或或%D以以10進(jìn)制形式顯示進(jìn)制形式顯示%o或或%O以以8進(jìn)制形式顯示進(jìn)制形式顯示%b或或%B以以2進(jìn)制形式顯示進(jìn)制形式顯示%c或或%C以以ASC

5、II字符形式顯示字符形式顯示%v或或%V顯示顯示net型數(shù)據(jù)的驅(qū)動(dòng)強(qiáng)型數(shù)據(jù)的驅(qū)動(dòng)強(qiáng)度度%m或或%M顯示層次名顯示層次名%s或或%S以字符串形式輸出以字符串形式輸出%t或或%T以當(dāng)前的時(shí)間格式顯示以當(dāng)前的時(shí)間格式顯示轉(zhuǎn)義字符轉(zhuǎn)義字符說明說明 n換行換行 tTAB鍵鍵符號(hào)符號(hào)“符號(hào)符號(hào)“ ddd 八進(jìn)制數(shù)八進(jìn)制數(shù)ddd對(duì)應(yīng)的對(duì)應(yīng)的ASCII字符字符%符號(hào)符號(hào)%格式控制符格式控制符轉(zhuǎn)義字符轉(zhuǎn)義字符$displayb $displayh $displayo $writeb $writeh $writeo未指定輸出數(shù)據(jù)格式，可采用如下未指定輸出數(shù)據(jù)格式，可采用如下默認(rèn)任務(wù)顯示形式默認(rèn)任務(wù)顯示形式:仿真調(diào)

6、試程序module dis_1();integer wait_timer;initial begin wait_timer=1; $display(after first assignment, wait_temer has value %d,wait_timer); wait_timer=2; $display(after first assignment, wait_temer has value %d,wait_timer); endendmodule Modelsim仿真下的輸出：仿真下的輸出：$monitor、$strobe與與$display、$write一樣一樣也是屬于輸出控制類

7、的也是屬于輸出控制類的顯示系統(tǒng)任務(wù)顯示系統(tǒng)任務(wù)，$monitor與與$strobe都提供都提供在指定時(shí)刻在指定時(shí)刻監(jiān)控和監(jiān)控和輸出參數(shù)列表中字符或變量的值的功能輸出參數(shù)列表中字符或變量的值的功能；而；而$display、$write任務(wù)在執(zhí)行到該語句時(shí)執(zhí)行。任務(wù)在執(zhí)行到該語句時(shí)執(zhí)行。其使用格式為：其使用格式為：$monitor(“格式控制符格式控制符”，輸出變量名列表，輸出變量名列表);$strobe(“格式控制符格式控制符”，輸出變量名列表，輸出變量名列表);這里的格式控制符、輸出變量名列表與這里的格式控制符、輸出變量名列表與$display和和$write中定義的完全相同。中定義的完全相同

8、。、$monitor與與$strobe系統(tǒng)任務(wù)系統(tǒng)任務(wù)$finish與與$stop用于對(duì)仿真過程進(jìn)行控制，分用于對(duì)仿真過程進(jìn)行控制，分別表示別表示結(jié)束仿真和中斷仿真結(jié)束仿真和中斷仿真。$finish與與$stop 的使用格式如下：的使用格式如下：$stop;$stop(n);$finish;$finish(n);n是是$finish和和$stop的參數(shù)，的參數(shù)，n 可以是可以是0、1、2等值，分等值，分別表示如下含義。別表示如下含義。0：不輸出任何信息；：不輸出任何信息；1：給出仿真時(shí)間和位置；：給出仿真時(shí)間和位置；2：給出仿真時(shí)間和位置，還有其他一些運(yùn)行統(tǒng)計(jì)數(shù)據(jù)。：給出仿真時(shí)間和位置，還有其

9、他一些運(yùn)行統(tǒng)計(jì)數(shù)據(jù)。$finish與與$stopmodule full_adder(cout,si,ai,bi,cin);output si,cout;input ai,bi,cin;assign cout,si=ai+bi+cin;endmodule timescale 1ns/1psmodule full_adder_tb; reg2:0in; wire sum， cout; integer i,j; full_adder FA(.cout(cout),.si(sum),.ai(in2),.bi(in1),.cin(in0); always #10 in=in+1; initial beg

10、in /這三條語句同時(shí)執(zhí)行，但initial只執(zhí)行一次， in=0; / 但由于其內(nèi)的語句受時(shí)間控制，直到#160時(shí)刻才結(jié)束$display( time ai bi cin cout sum); $monitor($time,%b+%b+%b=%b,%b,in2,in1,in0,cout,sum); #160 $finish;endendmodule采用層次電路設(shè)計(jì)的全加器仿真顯示測試程序采用層次電路設(shè)計(jì)的全加器仿真顯示測試程序測試加法執(zhí)行過程，測試加法執(zhí)行過程，并檢測執(zhí)行情況。并檢測執(zhí)行情況。ModelSim仿真結(jié)果仿真結(jié)果 time ai bi cin cout sum# 0 0 + 0

11、+ 0=0, 0# 10 0 + 0 + 1=0, 1# 20 0 + 1+ 0=0, 1# 30 0 + 1+ 1=1, 0# 40 1 + 0+ 0=0, 1# 50 1 + 0+ 1=1, 0# 60 1 + 1+ 0=1, 0# 70 1 + 1+ 1=1, 1# 80 0 + 0+ 0=0, 0# 90 0 + 0+ 1=0, 1#100 0 + 1+ 0=0, 1#110 0 + 1+ 1=1, 0#120 1 + 0+ 0=0, 1#130 1 + 0+ 1=1, 0#140 1 + 1+ 0=1, 0#150 1 + 1+ 1=1, 1監(jiān)控輸出任務(wù)$monitor是只要滿足輸出

12、數(shù)值發(fā)生變化就有輸出顯示。表中當(dāng)在150ns160ns期間沒有數(shù)值變化，所以沒有顯示160ns的輸出結(jié)果。$readmemh與與$readmemb是屬于文件是屬于文件讀寫控制的系統(tǒng)讀寫控制的系統(tǒng)任務(wù)任務(wù)，其作用都是從外部文件中讀取數(shù)據(jù)并放入存儲(chǔ)器中。，其作用都是從外部文件中讀取數(shù)據(jù)并放入存儲(chǔ)器中。兩者的區(qū)別在于讀取數(shù)據(jù)的格式不同，兩者的區(qū)別在于讀取數(shù)據(jù)的格式不同，$readmemh為為讀讀取十六進(jìn)制數(shù)據(jù)取十六進(jìn)制數(shù)據(jù)，而，而$readmemb為為讀取二進(jìn)制數(shù)據(jù)讀取二進(jìn)制數(shù)據(jù)。$readmemh與與$readmemb的使用格式為：的使用格式為：$readmemh（數(shù)據(jù)文件名數(shù)據(jù)文件名，存儲(chǔ)器名，

13、起始地址，結(jié)，存儲(chǔ)器名，起始地址，結(jié)束地址）；束地址）；$readmemb（數(shù)據(jù)文件名數(shù)據(jù)文件名，存儲(chǔ)器名，起始地址，結(jié)，存儲(chǔ)器名，起始地址，結(jié)束地址）；束地址）；其中，起始地址和結(jié)束地址均可以缺省，如果缺省起始地其中，起始地址和結(jié)束地址均可以缺省，如果缺省起始地址，表示從存儲(chǔ)器的首地址開始存儲(chǔ)；如果缺省結(jié)束地址，址，表示從存儲(chǔ)器的首地址開始存儲(chǔ)；如果缺省結(jié)束地址，表示一直存儲(chǔ)到存儲(chǔ)器的結(jié)束地址。表示一直存儲(chǔ)到存儲(chǔ)器的結(jié)束地址。$readmemh與與$readmemb還有其它系統(tǒng)任務(wù)和函數(shù)用于讀取文件中數(shù)據(jù)：$fread : 從文件中讀取二進(jìn)制數(shù)據(jù)到存儲(chǔ)器中。從文件中讀取二進(jìn)制數(shù)據(jù)到存儲(chǔ)器中。

14、$fgetc :從文件中每次讀取一個(gè)字符。從文件中每次讀取一個(gè)字符。$fgets :從文件中每次讀取一行。從文件中每次讀取一行。$ungetc :把一個(gè)字符插入文件中。把一個(gè)字符插入文件中。$frewind :重新回到文件的開始處。重新回到文件的開始處。$fseek :移動(dòng)到偏移量指定的位置。移動(dòng)到偏移量指定的位置。$ftell :返回以文件開始處為基址的偏移量。返回以文件開始處為基址的偏移量。$fscanf :從文件中讀取格式化數(shù)據(jù)。從文件中讀取格式化數(shù)據(jù)。$ferror :在執(zhí)行完一個(gè)讀取任務(wù)后，幫助判斷在執(zhí)行完一個(gè)讀取任務(wù)后，幫助判斷出錯(cuò)誤的原因。出錯(cuò)誤的原因。$time、$realti

15、me是屬于顯示仿真時(shí)間標(biāo)度的系是屬于顯示仿真時(shí)間標(biāo)度的系統(tǒng)函數(shù)。這兩個(gè)函數(shù)被調(diào)用時(shí)，都返回當(dāng)前時(shí)刻統(tǒng)函數(shù)。這兩個(gè)函數(shù)被調(diào)用時(shí)，都返回當(dāng)前時(shí)刻距離仿真開始時(shí)刻的時(shí)間量值，所不同的是，距離仿真開始時(shí)刻的時(shí)間量值，所不同的是，$time 函數(shù)以函數(shù)以64位位整數(shù)值整數(shù)值的形式返回模擬時(shí)間，的形式返回模擬時(shí)間，$realtime 函數(shù)則以實(shí)數(shù)型數(shù)據(jù)返回模擬時(shí)間。函數(shù)則以實(shí)數(shù)型數(shù)據(jù)返回模擬時(shí)間。 2、系統(tǒng)函數(shù)、系統(tǒng)函數(shù)如上加法器仿真調(diào)試程序。如上加法器仿真調(diào)試程序。、$time與與$realtime$random是產(chǎn)生隨機(jī)數(shù)的系統(tǒng)函數(shù)，每次調(diào)用該函數(shù)將是產(chǎn)生隨機(jī)數(shù)的系統(tǒng)函數(shù)，每次調(diào)用該函數(shù)將返回一個(gè)返回

16、一個(gè)32位的隨機(jī)數(shù)，該隨機(jī)數(shù)是一個(gè)帶符號(hào)的整數(shù)。位的隨機(jī)數(shù)，該隨機(jī)數(shù)是一個(gè)帶符號(hào)的整數(shù)。、$random、$fopen和和$fclose$fopen 和和$fclose用于打開和關(guān)閉一個(gè)文件系統(tǒng)函數(shù)，用于打開和關(guān)閉一個(gè)文件系統(tǒng)函數(shù)，完成后返回一個(gè)與文件相關(guān)的整數(shù)指針。完成后返回一個(gè)與文件相關(guān)的整數(shù)指針。6.2編譯指令的使用編譯指令：1、宏定義語句、宏定義語句define和宏取消語句和宏取消語句undef如在狀態(tài)機(jī)中定義狀態(tài)：如在狀態(tài)機(jī)中定義狀態(tài)：define S0 2b00; /定義狀態(tài)編碼定義狀態(tài)編碼define S1 2b01;一旦該指令被編譯器通過，則尤其規(guī)定的宏定義在整個(gè)編譯過程期間都

17、保一旦該指令被編譯器通過，則尤其規(guī)定的宏定義在整個(gè)編譯過程期間都保持有效。并可在多個(gè)文件中有效，直到遇到取消宏定義指令。持有效。并可在多個(gè)文件中有效，直到遇到取消宏定義指令。undef 宏名宏名 取消之前定義的宏定義。取消之前定義的宏定義。2、編譯時(shí)包含其它文件指令include “././文件名文件名”其作用是將指定的文件一同與當(dāng)前文件進(jìn)行編譯，指定文件可以其作用是將指定的文件一同與當(dāng)前文件進(jìn)行編譯，指定文件可以是相對(duì)路徑和絕對(duì)路徑。是相對(duì)路徑和絕對(duì)路徑。3、仿真延時(shí)仿真延時(shí)模型模型的表示的表示 延時(shí)包括延時(shí)包括門延時(shí)、門延時(shí)、assign賦值延時(shí)和連線延時(shí)賦值延時(shí)和連線延時(shí)等。等。主要用于

18、仿真模擬實(shí)際電路中存在的延時(shí)過程，均不能綜主要用于仿真模擬實(shí)際電路中存在的延時(shí)過程，均不能綜合為具體電路，只在調(diào)試時(shí)使用。合為具體電路，只在調(diào)試時(shí)使用。u 門延時(shí)門延時(shí)是從門輸入端發(fā)生變化到輸出端發(fā)生變化的延是從門輸入端發(fā)生變化到輸出端發(fā)生變化的延遲時(shí)間；遲時(shí)間；u assign賦值延時(shí)賦值延時(shí)指等號(hào)右端某個(gè)值發(fā)生變化到等號(hào)左指等號(hào)右端某個(gè)值發(fā)生變化到等號(hào)左端發(fā)生相應(yīng)變化的延遲時(shí)間；端發(fā)生相應(yīng)變化的延遲時(shí)間；u 連線延時(shí)則體現(xiàn)了信號(hào)在連線上的連線延時(shí)則體現(xiàn)了信號(hào)在連線上的傳輸延時(shí)傳輸延時(shí)。u 如果沒有定義時(shí)延值，缺省時(shí)延為如果沒有定義時(shí)延值，缺省時(shí)延為0。u延時(shí)語句用于仿真測試中，它不能綜合生

19、成硬件，主要延時(shí)語句用于仿真測試中，它不能綜合生成硬件，主要用于仿真真實(shí)數(shù)字電路運(yùn)行時(shí)的電路延時(shí)情況和人為設(shè)計(jì)用于仿真真實(shí)數(shù)字電路運(yùn)行時(shí)的電路延時(shí)情況和人為設(shè)計(jì)的波形輸出。的波形輸出。、時(shí)間標(biāo)尺預(yù)定義語句、時(shí)間標(biāo)尺預(yù)定義語句timescale timescale語句用于定義模塊中指令運(yùn)行的時(shí)間單位和時(shí)間語句用于定義模塊中指令運(yùn)行的時(shí)間單位和時(shí)間精度，其使用格式如下：精度，其使用格式如下：timescale /timescale /其中用來表示時(shí)間度量的符號(hào)有：其中用來表示時(shí)間度量的符號(hào)有：s、ms、us、ns、ps和和fs，時(shí)間單位必須取整數(shù)，指令運(yùn)行時(shí)間以時(shí)間單位為基準(zhǔn)，多時(shí)間單位必須取整數(shù)

20、，指令運(yùn)行時(shí)間以時(shí)間單位為基準(zhǔn)，多少以時(shí)間精度進(jìn)行取舍。少以時(shí)間精度進(jìn)行取舍。例如：例如：timescale 1ns/100ps上面的語句表示時(shí)延單位為上面的語句表示時(shí)延單位為1ns，時(shí)延精度為，時(shí)延精度為100ps（即精確（即精確到到0.1ns）。）。timescale編譯器指令在模塊說明外部出現(xiàn)，編譯器指令在模塊說明外部出現(xiàn)，并且影響后面所有的時(shí)延值，直到遇到另一個(gè)并且影響后面所有的時(shí)延值，直到遇到另一個(gè)timescale指指令或令或resetall指令指令 。當(dāng)一個(gè)文件含有多個(gè)模塊，且每個(gè)模塊。當(dāng)一個(gè)文件含有多個(gè)模塊，且每個(gè)模塊都有各自都有各自timescale指令時(shí)，以精度最小的為基準(zhǔn)

21、時(shí)間精度。指令時(shí)，以精度最小的為基準(zhǔn)時(shí)間精度。、延時(shí)的表示與延時(shí)說明塊、延時(shí)的表示與延時(shí)說明塊 延時(shí)的表示方法有下面幾種：延時(shí)的表示方法有下面幾種：# delaytime# (d1,d2)# (d1,d2,d3)# delaytime表示延遲時(shí)間為表示延遲時(shí)間為delaytime，d1表示上升延表示上升延遲，遲，d2表示下降延遲，表示下降延遲，d3則表示轉(zhuǎn)換到高阻態(tài)則表示轉(zhuǎn)換到高阻態(tài)z的延遲，的延遲，這些延遲的具體時(shí)間由時(shí)間定義語句這些延遲的具體時(shí)間由時(shí)間定義語句timescale確定。確定。如：語句間延時(shí)：如：語句間延時(shí)：sum=（ab)cin #4 t1=a&cin 如：語句內(nèi)延時(shí)：如：語

22、句內(nèi)延時(shí)：sum=#3(ab)cin如果沒有定義時(shí)延值，缺省時(shí)延為如果沒有定義時(shí)延值，缺省時(shí)延為0?！纠?.2】 激勵(lì)波形的描述timescale 1ns/1nsmodule test1;reg a,b,c;initialbegin a=0;b=1;c=0; #100 c=1; #100 a=1;b=0; #100 a=0; #100 c=0;#100 $stop;endinitial $monitor($time,a=%d b=%d c=%d,a,b,c); /顯示endmodule激勵(lì)波形仿真激勵(lì)波形仿真測試程序ModelSim仿真結(jié)果仿真結(jié)果 Verilog可對(duì)模塊中某一指定的路徑進(jìn)行延

23、遲定義，可對(duì)模塊中某一指定的路徑進(jìn)行延遲定義，這一路徑連接模塊的輸入端口（或這一路徑連接模塊的輸入端口（或inout端口）與輸出端端口）與輸出端口（或口（或inout端口），利用延遲定義塊在一個(gè)獨(dú)立的塊結(jié)端口），利用延遲定義塊在一個(gè)獨(dú)立的塊結(jié)構(gòu)中定義模塊的延時(shí)。在延遲定義塊中要描述模塊中的構(gòu)中定義模塊的延時(shí)。在延遲定義塊中要描述模塊中的不同路徑并給這些路徑賦值。不同路徑并給這些路徑賦值。 延遲定義塊的內(nèi)容應(yīng)放在關(guān)鍵字延遲定義塊的內(nèi)容應(yīng)放在關(guān)鍵字specify與與endspecify之間，且之間，且必須放在一個(gè)模塊中必須放在一個(gè)模塊中，還可以使用，還可以使用specparam關(guān)鍵字定義參數(shù)。關(guān)鍵

24、字定義參數(shù)。 、延時(shí)說明塊（、延時(shí)說明塊（specify塊）塊）6.3 用戶自定義元件用戶自定義元件（UDP） 利用利用UDP（User Defined Primitives）用戶可以自己用戶可以自己定義基本邏輯元件的功能，用戶可以象調(diào)用基本門元件一樣定義基本邏輯元件的功能，用戶可以象調(diào)用基本門元件一樣來調(diào)用這些自己定義的元件。來調(diào)用這些自己定義的元件。 UDP關(guān)鍵詞為關(guān)鍵詞為primitive和和endprimitive。與一般的模。與一般的模塊相比，塊相比，UDP模塊具有下面一些特點(diǎn)：模塊具有下面一些特點(diǎn)： UDP的的輸出端口只能有一個(gè)輸出端口只能有一個(gè)，且必須位于端口列表的，且必須位于端

25、口列表的第一項(xiàng)。只有輸出端口能被定義為第一項(xiàng)。只有輸出端口能被定義為reg類型。類型。 UDP的輸入端口可有多個(gè)，一般時(shí)序電路的輸入端口可有多個(gè)，一般時(shí)序電路UDP的輸入的輸入端口可多至端口可多至9個(gè)，組合電路個(gè)，組合電路UDP的輸入端口可多至的輸入端口可多至10個(gè)。個(gè)。 所有的所有的端口變量必須是端口變量必須是1位標(biāo)量位標(biāo)量。 在在table表項(xiàng)中，只能出現(xiàn)表項(xiàng)中，只能出現(xiàn)0、1、x三種狀態(tài)三種狀態(tài)，不能出，不能出現(xiàn)現(xiàn)z狀態(tài)。狀態(tài)。primitive 元件名（輸出端口，輸入端口元件名（輸出端口，輸入端口1，輸入端口，輸入端口2，）output 輸出端口名；輸出端口名；input 輸入端口輸入

26、端口1，輸入端口，輸入端口2，；reg輸出端口名；輸出端口名；initial begin 輸出端口或內(nèi)部寄存器賦初值（輸出端口或內(nèi)部寄存器賦初值（0，1或或x）；）； endtable /輸入輸入1 輸入輸入2 ：輸出：輸出 真值列表真值列表endtableendprimitive定義定義UDP的語法的語法1、組合電路、組合電路UDP元件元件 primitive carry_udp(cout,cin,a,b);input cin,a,b; output cout;table/cin a b : cout /真值表真值表 0 0 0 : 0; 0 1 0 : 0; 0 0 1 : 0; 0 1

27、1 : 1; 1 0 0 : 0; 1 0 1 : 1; 1 1 0 : 1; 1 1 1 : 1;endtableendprimitivep 【例例6.3】 1位全加器位全加器進(jìn)位進(jìn)位輸出輸出UDP元件元件1、組合電路、組合電路UDP元件元件 primitive carry_udpx(cout,cin,a,b);input cin,a,b;output cout;table/cin a b : cout /真值表真值表 0 0 0 : 0; 0 1 0 : 0; 0 0 1 : 0; 0 1 1 : 1; 1 0 0 : 0; 1 0 1 : 1; 1 1 0 : 1; 1 1 1 : 1;

28、0 0 x : 0; 0 x 0 : 0;x 0 0 : 0;1 1 x : 1; 1 x 1 : 1;x 1 1 : 1;endtableendprimitivep 【例例6.4】包含包含x態(tài)輸入的態(tài)輸入的1位全加器位全加器進(jìn)位進(jìn)位輸出輸出UDP元件元件primitive carry_udpx(cout,cin,a,b);input cin,a,b;output cout;table/cin a b : cout /真值表真值表/只要有兩個(gè)輸入為只要有兩個(gè)輸入為0，則進(jìn)位輸出肯定為，則進(jìn)位輸出肯定為0 ? 0 0 : 0; 0 ? 0 : 0; 0 0 ? : 0;/只要有兩個(gè)輸入為只要有兩

29、個(gè)輸入為1，則進(jìn)位輸出肯定為，則進(jìn)位輸出肯定為1 ? 1 1 : 1; 1 ? 1 : 1; 1 1 ? : 1;endtableendprimitive【例例6.5】用簡縮符用簡縮符“？”表述的表述的1位全加器進(jìn)位輸出位全加器進(jìn)位輸出UDP元件元件1、組合電路、組合電路UDP元件元件 2、時(shí)序邏輯、時(shí)序邏輯UDP元件元件 primitive latch(Q,clk,reset,D);input clk,reset,D;output Q;reg Q;initial Q=1b1; /初始化初始化table/clk reset D:state:Q ? 1 ? : ? : 0; /reset高電平有

30、效復(fù)位高電平有效復(fù)位 0 0 0 : ? : 0; /clk低電平有效鎖存低電平有效鎖存 0 0 1 : ? : 1; 1 0 ? : ? : -; /“-”表示維持原狀態(tài)表示維持原狀態(tài)endtableendprimitivep【例例6.6】 電平敏感的電平敏感的1位數(shù)據(jù)鎖存器位數(shù)據(jù)鎖存器UDP元件元件primitive DFF(Q,D,clk);input D,clk; output Q;reg Q;table/clk D : state : Q (01) 0 : ? : 0; /上升沿到來，輸出上升沿到來，輸出Q=D (01) 1 : ? : 1; (0 x) 1 : 1 : 1; (0

31、x) 0 : 0 : 0; (?0) ? : ? : -; /沒有上升沿到來，輸出沒有上升沿到來，輸出Q保持原值保持原值 ? (?) : ? : -; /時(shí)鐘不變，輸出也不變時(shí)鐘不變，輸出也不變endtableendprimitive【例例6.7】 上升沿觸發(fā)的上升沿觸發(fā)的D觸發(fā)器觸發(fā)器UDP元件元件2、時(shí)序邏輯、時(shí)序邏輯UDP元件元件 縮記符縮記符含義含義說明說明x不定態(tài)不定態(tài)？0、1或或x只能表示輸入只能表示輸入b0或或1只能表示輸入只能表示輸入-保持不變保持不變只用于時(shí)序元件的輸出只用于時(shí)序元件的輸出（vy）代表代表(01), (10), (0 x), (1x), (x1), (x0),

32、 (?1)等等從邏輯從邏輯v到邏輯到邏輯y的轉(zhuǎn)變的轉(zhuǎn)變*同同(?)表示輸入端有任何變化表示輸入端有任何變化R或或r同同(01)表示上升沿表示上升沿F或或f同同(10)表示下降沿表示下降沿P或或p(01), (0 x)或或(x1)包含包含x態(tài)的上升沿跳變態(tài)的上升沿跳變N或或n(10),(1x)或或(x0)包含包含x態(tài)的下降沿跳變態(tài)的下降沿跳變UDP中的縮記符中的縮記符6.4、測試平臺(tái)測試平臺(tái)（ ModelSim） 1、測試平臺(tái)程序編寫方法測試平臺(tái)程序編寫方法（Test Banch） 測試模塊只有模塊名字，沒有端口列表；測試模塊只有模塊名字，沒有端口列表；輸入信號(hào)（激勵(lì)信號(hào)）必須定義為輸入信號(hào)（激

33、勵(lì)信號(hào)）必須定義為reg型，以保持信號(hào)值；型，以保持信號(hào)值；輸出信號(hào)（顯示信號(hào)）必須定義為輸出信號(hào)（顯示信號(hào)）必須定義為wire型；型；在測試模塊中調(diào)用被測試模塊，在調(diào)用時(shí)，應(yīng)注意端口在測試模塊中調(diào)用被測試模塊，在調(diào)用時(shí)，應(yīng)注意端口排列的順序與模塊定義時(shí)一致；排列的順序與模塊定義時(shí)一致；一般用一般用initial、always過程塊來定義激勵(lì)信號(hào)波形；使過程塊來定義激勵(lì)信號(hào)波形；使用系統(tǒng)任務(wù)和系統(tǒng)函數(shù)來定義輸出顯示格式；用系統(tǒng)任務(wù)和系統(tǒng)函數(shù)來定義輸出顯示格式；在激勵(lì)信號(hào)的定義中，可使用如下一些控制語句：在激勵(lì)信號(hào)的定義中，可使用如下一些控制語句：if-else，for，forever，case

34、，while，begin-end，fork-join等，這些控制語句一般只用在等，這些控制語句一般只用在always、initial、function、task等過程塊中。等過程塊中。 【例6.8】 激勵(lì)波形的描述timescale 1ns/1nsmodule test1;reg a,b,c;initialbegin a=0;b=1;c=0; #100 c=1; #100 a=1;b=0; #100 a=0; #100 c=0;#100 $stop;endinitial $monitor($time,a=%d b=%d c=%d,a,b,c); /顯示endmodule仿真激勵(lì)波形測試程序仿真

35、激勵(lì)波形測試程序ModelSim仿真結(jié)果仿真結(jié)果例6.9 BCD編碼器程序module BCD_enc(in,out); input9:0in; output3:0out; assign out=func_enc(in); /? function 3:0 func_enc; /? input9:0 in; case(in) 10b00_0000_0001:func_enc=0; 10b00_0000_0010:func_enc=1; 10b00_0000_0100:func_enc=2; 10b00_0000_1000:func_enc=3; 10b00_0001_0000:func_enc=

36、4; 10b00_0010_0000:func_enc=5; 10b00_0100_0000:func_enc=6; 10b00_1000_0000:func_enc=7; 10b01_0000_0000:func_enc=8; 10b10_0000_0000:func_enc=9;endcase endfunction endmodule例6.10 BCD編碼器仿真測試程序timescale 1ns/1nsmodule BCD_enc_th; reg9:0in; wire3:0out; integer i,j; BCD_enc enc(.in(in),.out(out); initial b

37、egin j=10b00_0000_0001;/賦初值 for(i=0;i=9;i=i+1) begin in=j9:0; #200; /每200ns賦初值一次 j=j1; end $finish; endendmoduleModelSim BCD編碼器仿真結(jié)果【例6.11】 always語句用于時(shí)鐘波形的描述timescale 1ns/1nsreg clk;parameter CYCLE=100;/一個(gè)時(shí)鐘周期100nsalways #(CYCLE/2) clk=clk; /always語句產(chǎn)生時(shí)鐘波形intial clk=1;例如例如 仿真激勵(lì)周期測試程序仿真激勵(lì)周期測試程序 2、 Mod

38、elSim仿真實(shí)例仿真實(shí)例 加法器仿真的示意圖加法器仿真的示意圖 【例例6.12 全加器仿真測試程序全加器仿真測試程序】ModelSim仿真仿真o ModelSim工作界面 ModelSim仿真仿真新建工程項(xiàng)目新建工程項(xiàng)目 填加仿真文件填加仿真文件 1、新建工程、新建工程ModelSim仿真仿真o 2、新建仿真文件 ModelSim仿真仿真o 3、輸入仿真文件代碼并編譯 ModelSim仿真仿真o 生成編譯文件自動(dòng)加載到生成編譯文件自動(dòng)加載到work工作庫工作庫o 對(duì)對(duì)work工作庫中的測試程序進(jìn)行命令仿真工作庫中的測試程序進(jìn)行命令仿真（simlate coverage） ，并從，并從obje

39、ct中加載端口到波形中加載端口到波形Wave中。中。ModelSim仿真仿真4、點(diǎn)擊仿真命令（run all)，運(yùn)行仿真程序，輸出波形顯示和命令行窗口結(jié)果顯示 。timescale 10ns/1nsmodule mult8_tp; /測試模塊的名字測試模塊的名字reg7:0 a,b; /測試輸入信號(hào)定義為測試輸入信號(hào)定義為reg型型wire15:0 out; /測試輸出信號(hào)定義為測試輸出信號(hào)定義為wire型型integer i,j;mult8 m1(out,a,b);/調(diào)用測試對(duì)象調(diào)用測試對(duì)象initial /激勵(lì)波形設(shè)定激勵(lì)波形設(shè)定begin a=0;b=0;for(i=1;i255;i=i+1) #10 a=i; endinitial beginfor(j=1;j255;j=j+1)