EDA技術(shù)及其發(fā)展ppt課件

1、第1章 概 述.1.1 EDA技術(shù)及其開展 EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的開展，突出表如今以下幾個(gè)方面：使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為能夠；在仿真和設(shè)計(jì)兩方面支持規(guī)范硬件描畫言語的功能強(qiáng)大的EDA軟件不斷推出。電子技術(shù)全方位納入EDA領(lǐng)域；EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；.1.1 EDA技術(shù)及其開展更大規(guī)模的FPGA和CPLD器件的不斷推出；基于EDA工具的ASIC設(shè)計(jì)規(guī)范單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)運(yùn)用領(lǐng)域得到進(jìn)一步確認(rèn)；SoC高效低本錢設(shè)計(jì)技術(shù)的成熟。SoC： SYSTEM

2、ON A CHIP 片上系統(tǒng)SoPC： SYSTEM ON A PROGAMMABLE CHIP 可編程片上系統(tǒng)CSoC： CONFIGURABLE SYSTEM ON A CHIP 片上可配置系統(tǒng)注：以上三種系統(tǒng)可統(tǒng)稱為片上系統(tǒng)，但是卻存在一定區(qū)別：后兩種更強(qiáng)調(diào)其可編程性能。. SOC其他接口模塊 ARM/POWER PC等.自頂向下的設(shè)計(jì)流程現(xiàn)代電子系統(tǒng)設(shè)計(jì)流程自底向上的設(shè)計(jì)流程傳統(tǒng)電子系統(tǒng)設(shè)計(jì)流程 方案論證與系統(tǒng)級(jí)構(gòu)建獨(dú)立于硬件的系統(tǒng)行為評(píng)價(jià)和設(shè)計(jì)。系統(tǒng)仿真：包括系統(tǒng)級(jí)的硬件設(shè)計(jì)與仿真，軟件設(shè)計(jì)與仿真將硬件系統(tǒng)設(shè)計(jì)文件轉(zhuǎn)換成可綜合RTL硬件描畫言語HDL。 進(jìn)展功能仿真將硬件描畫言語轉(zhuǎn)換

3、成規(guī)范網(wǎng)表文件，如EDIF、VHDL、Verilog等經(jīng)過構(gòu)造綜合或適配芯片內(nèi)的布線規(guī)劃，將規(guī)范網(wǎng)表文件轉(zhuǎn)換成芯片下載文件。進(jìn)展時(shí)序仿真硬件系統(tǒng)實(shí)現(xiàn)。硬件系統(tǒng)測(cè)試與調(diào)試HARDWEAR DEBUGERRING軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING系統(tǒng)設(shè)計(jì)完成根據(jù)方案和系統(tǒng)目的選購硬件，并設(shè)計(jì)電路板，即硬件系統(tǒng)實(shí)踐方案論證，與算法確定軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING硬件系統(tǒng)測(cè)試與調(diào)試系統(tǒng)設(shè)計(jì)完成，或系統(tǒng)中的某一模塊實(shí)踐完成EDA設(shè)計(jì)流程與傳統(tǒng)技術(shù)設(shè)計(jì)流程比較.EDA技術(shù)ASIC設(shè)計(jì)FPGA/CPLD可編程ASIC 設(shè)計(jì) 門陣列MPGA；規(guī)范單元CBIC；

4、 全定制；FCIC； ASIC設(shè)計(jì)SOPC/SOC混合ASIC設(shè)計(jì)1.2 EDA技術(shù)實(shí)現(xiàn)目的作為EDA技術(shù)最終實(shí)現(xiàn)目的的ASIC，經(jīng)過三種途徑來完成：.NIOSARMRAM/ROM FIFOSDRAM CONTROLVGAPS2 SOPCEthernetInterfaceUARTMultiply UnitJPEG CPLUSB PCIPLLsDSP Blocks FIR，IIR，F(xiàn)FT. Flash ROM固體硬盤 SRAM 內(nèi)存 SDRAM 內(nèi)存 VGA接口 PS/2鍵盤/鼠標(biāo)接口 運(yùn)用系統(tǒng)RS232接口電路 D/A接口 A/D接口 LCD接口 LED接口 并行接口 圖象或語音采樣接口 立體

5、聲輸出接口 通用I/O口 SOPC嵌入式RAMUART FIFO大規(guī)模FPGANios嵌入式系統(tǒng)IP軟核嵌入式ROMUSB控制器RS232CAN控制器DMAVGA控制器PS2鍵盤接口嵌入式BiosPIC接口內(nèi)部時(shí)鐘硬件DSP模塊Ethernet接口PS2鼠標(biāo)接口浮點(diǎn)算術(shù)協(xié)處置器SDRAM控制模塊嵌入式FIFO.基于EDA技術(shù)的FPGA根本設(shè)計(jì) SOPC系統(tǒng)設(shè)計(jì) DSP技術(shù)及DSP系統(tǒng)設(shè)計(jì)單片機(jī)系統(tǒng)設(shè)計(jì) 嵌入式系統(tǒng)設(shè)計(jì)+.1. 超大規(guī)模可編程邏輯器件2. 半定制或全定制ASIC3. 混合ASIC1.2 EDA技術(shù)實(shí)現(xiàn)目的.1.3 硬件描畫言語VHDL 硬件描畫言語是EDA技術(shù)的重要組成部分，VH

6、DL是作為電子設(shè)計(jì)主流硬件的描畫言語。 VHDL言語具有很強(qiáng)的電路描畫和建模才干，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)展建模和描畫，從而大大簡(jiǎn)化了硬件設(shè)計(jì)義務(wù)，提高了設(shè)計(jì)效率和可靠性。用VHDL進(jìn)展電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心努力于其功能的實(shí)現(xiàn)，而不需求對(duì)不影響功能的與工藝有關(guān)的要素破費(fèi)過多的時(shí)間和精神。.1.4 VHDL綜合 設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)從自然言語轉(zhuǎn)換到VHDL言語算法表示，即自然言語綜合； 從算法表示轉(zhuǎn)換到存放器傳輸級(jí)(Register Transport Level，RTL)，即從行為域到構(gòu)造域的綜合，即行為綜合；RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示

7、，即邏輯綜合；從邏輯門表示轉(zhuǎn)換到幅員表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為幅員綜合或構(gòu)造綜合。有了幅員信息就可以把芯片消費(fèi)出來了。有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的FPGA變成具有專門功能的電路器件。.CPU指令/數(shù)據(jù)代碼：010010 100010 1100C、ASM.程序軟件程序編譯器 COMPILER編譯器和綜合功能比較VHDL/VERILOG.程序 硬件描畫言語 綜合器 SYNTHESIZER為ASIC設(shè)計(jì)提供的 電路網(wǎng)表文件a軟件言語設(shè)計(jì)目的流程b硬件言語設(shè)計(jì)目的流程.1.5 基于VHDL的自頂向下設(shè)計(jì)方法自頂向下的設(shè)計(jì)流程:.1.6 EDA與傳統(tǒng)電子設(shè)計(jì)方法的

8、比較手工設(shè)計(jì)方法的缺陷是： 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試非常困難。 2)假設(shè)某一過程存在錯(cuò)誤，查找和修正非常不便。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。 4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與詳細(xì)消費(fèi)工藝直接相關(guān)，因此可移植性差。 5)只需在設(shè)計(jì)出樣機(jī)或消費(fèi)出芯片后才干進(jìn)展實(shí)測(cè)。EDA技術(shù)有很大不同： 1)采用硬件描畫言語作為設(shè)計(jì)輸入。 2)庫(Library)的引入。 3)設(shè)計(jì)文檔的管理。 4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)具有自主知識(shí)產(chǎn)權(quán)。 6)開發(fā)技術(shù)的規(guī)范化、規(guī)范化以及IP核的可利用性。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)

9、試技術(shù)。 9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件閱歷要求低。10)高速性能好。11)純硬件系統(tǒng)的高可靠性。.1.7 EDA的開展趨勢(shì) 系統(tǒng)集成芯片成為IC設(shè)計(jì)的開展方向，這一開展趨勢(shì)表如今如下幾個(gè)方面： 超大規(guī)模集成電路的集成度和工藝程度不斷提高，深亞微米(Deep-Submicron)工藝，如0.18m，0.13m曾經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為能夠。 市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必需降低電子系統(tǒng)的本錢，減小系統(tǒng)的體積等，從而對(duì)系統(tǒng)的集成度不斷提出更高的要求。 高性能的EDA工具得到長足的開展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。 計(jì)算機(jī)硬件

10、平臺(tái)性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理根底。.習(xí) 題 一 習(xí)題1-1 簡(jiǎn)述EDA技術(shù)的開展歷程？EDA技術(shù)的中心內(nèi)容是 什么？ 習(xí)題1-2 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系？ 習(xí)題1-3 與軟件描畫言語相比，VHDL有什么特點(diǎn)？ 習(xí)題1-4 什么是綜合？有那些類型？綜合在電子設(shè)計(jì)自動(dòng)化中的位置是什么？ 習(xí)題1-5 在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么？ 習(xí)題1-6 IP在EDA技術(shù)的運(yùn)用和開展中的意義是什么？ 習(xí)題1-7 與DSP處置器相比，用FPGA來實(shí)現(xiàn)數(shù)字信號(hào)處置的功能有那些優(yōu)缺陷？. 現(xiàn)代DSP 技術(shù)簡(jiǎn)介補(bǔ)充內(nèi)容.DSP設(shè)計(jì)技術(shù)演進(jìn)(1)公用數(shù)字

11、信號(hào)處置機(jī)數(shù)字信號(hào)處置器DSP超大規(guī)?？删幊逃布?shí)現(xiàn).公用數(shù)字信號(hào)處置機(jī)早期如FFT機(jī)，只適用于某一特定的信號(hào)處置運(yùn)用。優(yōu)點(diǎn)：速度快、實(shí)時(shí)性強(qiáng)缺陷：系統(tǒng)規(guī)模小、通用性差、電路不靈敏；無法面向用戶，按照用戶的要求改動(dòng)設(shè) 計(jì)構(gòu)造，和功能特性DSP設(shè)計(jì)技術(shù)演進(jìn)(2).數(shù)字信號(hào)處置器DSP 如TI公司的TMS320系列。 適用于語音處置、窄帶通訊、低速圖像處置。優(yōu)點(diǎn)：速度快、軟件實(shí)現(xiàn)、靈敏性高、便于實(shí)現(xiàn)復(fù)雜算法缺陷：實(shí)時(shí)性差但在多數(shù)情況下滿足要求。也推出了高 性能的DSP，如TI的C6x系列DSP設(shè)計(jì)技術(shù)演進(jìn)(3).超大規(guī)?？删幊逃布?shí)現(xiàn)FPGA 如Altera公司的APEX、APEX II、Stra

12、tix系列等，開 發(fā)工具包為DSP Builder。 適用于寬帶通訊、高速圖像處置。優(yōu)點(diǎn)：速度最快、可編程邏輯實(shí)現(xiàn)、靈敏性高、實(shí)時(shí)性強(qiáng)缺陷：同DSP軟件相比，實(shí)現(xiàn)一樣算法需求更高本錢。 但在高速、實(shí)時(shí)性要求的運(yùn)用中，如軟件無線電的 數(shù)字中頻處置中，已成為必不可少、非此莫屬了！DSP設(shè)計(jì)技術(shù)演進(jìn)(4).DSP設(shè)計(jì)新工具-DSP Builder(1)Altera公司DSP Builder，支持Altera公司超大規(guī)模FPGA，整合了整個(gè)DSP設(shè)計(jì)與實(shí)現(xiàn)的流程。主要包含：1、MATLAB/Simulink仿具庫支持、2、Simulink模型到VHDL的設(shè)計(jì)轉(zhuǎn)換支持、設(shè)計(jì)的VHDL綜合、3、Model

13、Sim VHDL仿真庫支持、4、FPGA的后端規(guī)劃布線。經(jīng)過Signal Compiler，DSP Builder將MATLAB/Simulink系統(tǒng)仿真、VHDL綜合器、Quartus II工具嚴(yán)密結(jié)合在一同，大大簡(jiǎn)化了DSP的設(shè)計(jì)與實(shí)現(xiàn)流程，具有劃時(shí)代的意義。.DSP設(shè)計(jì)新工具-DSP Builder(2)DSP Builder提供了從MATLAB/Simulink、VHDL綜合、VHDL仿真、FPGA實(shí)現(xiàn)的一致的庫支持。使仿真驗(yàn)證與設(shè)計(jì)最大程度的簡(jiǎn)化。DSP Builder支持完全基于IP Core的設(shè)計(jì)。除了數(shù)字信號(hào)處置所需求的絕大多數(shù)的Core之外，還支持Altera公司的其它Meg

14、aCore，使設(shè)計(jì)更為容易。支持的MegaCore如下： FFT Compiler FIR Compiler IIR Compiler NCO Compiler Reed-Solomon Compiler Symbol Interleaver/Deinterleaver Viterbi Compiler.現(xiàn)代DSP設(shè)計(jì)技術(shù)-DSP Builder設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)、系統(tǒng)仿真Matlab/Simulink將設(shè)計(jì)轉(zhuǎn)換為HDLSignal CompilerHDL邏輯綜合Synplify/Leonardo SpectrumFPGA實(shí)現(xiàn)Quartus II.現(xiàn)代DSP設(shè)計(jì)技術(shù)-Matlab/Simulin

15、k(1)Simulink系統(tǒng)建模、仿真.現(xiàn)代DSP設(shè)計(jì)技術(shù)-Matlab/Simulink(2)系統(tǒng)仿真結(jié)果.現(xiàn)代DSP設(shè)計(jì)技術(shù)-Signal Compiler(1)Signal Compiler設(shè)計(jì)轉(zhuǎn)換綜合編譯/規(guī)劃布線轉(zhuǎn)換為VHDLVHDL綜合Quartus II編譯.現(xiàn)代DSP技術(shù)-Signal Compiler(2)Signal Compiler設(shè)計(jì)轉(zhuǎn)換綜合后臺(tái)調(diào)用編譯/規(guī)劃布線后臺(tái)調(diào)用.RF射頻轉(zhuǎn)換IF數(shù)字中頻處置寬帶天線寬帶A/D D/A轉(zhuǎn)換IF數(shù)字中頻處置調(diào)制解調(diào) 數(shù)字流處置用戶網(wǎng)絡(luò)/數(shù)字接口數(shù)字流處置軟件無線電窄帶A/D D/A/用戶終端用戶射頻中頻基帶控制協(xié)議全部數(shù)字化處置基站天線.系統(tǒng)設(shè)計(jì)文件 + 嵌入式邏輯分析儀核嵌入式邏輯分析儀運(yùn)用運(yùn)用系統(tǒng)上的FPGAPC機(jī)經(jīng)過“PS口或“JTAG口向FPGA下載經(jīng)過“JTAG口將FPGA中的實(shí)時(shí)信號(hào)送往PC機(jī)顯示JTAG端口.FPGA的兩種常用的規(guī)范下載配置技術(shù)1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode.此接口既可作編程下載