DDR布線應(yīng)注意的問(wèn)題

1、首先區(qū)別DDR SDRAM與SDRAM：SDRAM在一個(gè)時(shí)鐘周期內(nèi)只傳輸一次數(shù)據(jù)，它是在時(shí)鐘的上升期進(jìn) 行數(shù)據(jù)傳輸；而DDR則是一個(gè)時(shí)鐘周期內(nèi)傳輸兩次數(shù)據(jù)，在時(shí)鐘的上升期和下降 期各傳輸一次數(shù)據(jù)。SDRAM的工作電壓為3.3V，而DDR的工作電壓為2.5V；SDRAM采用公共時(shí)鐘同步，公共時(shí)鐘同步是指在數(shù)據(jù)的傳輸過(guò)程中， 總線上的驅(qū)動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(clock buffer )發(fā)出同相時(shí)鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。DDR SDRAM采用源同步，源同步就是指時(shí)鐘選通信號(hào)clk伴隨發(fā)送 數(shù)據(jù)一起由驅(qū)動(dòng)芯片發(fā)送。所以在DDR的控制端需要有延遲補(bǔ)償電路。SDRAM

2、關(guān)心建立時(shí)間，而DDR關(guān)心保持時(shí)間，DDR比SDRAM要求有更 短的信號(hào)建立保持時(shí)間、更干凈的參考電壓、更緊密的走線匹配和新的I/O 口 信號(hào)，并且需要合適的終端電阻匹配。因此在布線的時(shí)候注意等長(zhǎng)布線。關(guān)于建 立時(shí)間和保持時(shí)間的概念詳見(jiàn)附錄。DDR布線應(yīng)注意的問(wèn)題:內(nèi)存的作用是用來(lái)存儲(chǔ)數(shù)據(jù)的，寫入1讀出1，寫入0讀出0,因此 必須保證數(shù)據(jù)訪問(wèn)正確。產(chǎn)生數(shù)據(jù)訪問(wèn)錯(cuò)誤的情況主要有如下兩種：1、判決錯(cuò)誤，0判成1，1判成0?？赡軈⒖茧娖讲粶?zhǔn)(為什么不準(zhǔn)？信號(hào)線內(nèi)阻 造成的壓降)，也可能是加性干擾，或者阻抗不匹配引起信號(hào)畸變。2、時(shí)序錯(cuò)誤，不滿足建立/保持時(shí)間，或者采樣點(diǎn)相位錯(cuò)誤，不在有效信號(hào)位置 上

3、。觸發(fā)器需要維持一段時(shí)間的能量供給才能正常工作，這個(gè)時(shí)間就是建立/保 持時(shí)間。只要解決好這兩個(gè)問(wèn)題，保證內(nèi)存正確訪問(wèn)，內(nèi)存電路就設(shè)計(jì)成功了。為了滿足建立保持時(shí)間，同頻同相，采樣正確，我們對(duì)走線的布線 要求是：等長(zhǎng)布線。但是由于DDR有高速時(shí)鐘信號(hào)，高速跳變的邊沿，就必須考 慮到在PCB板上存在傳輸線效應(yīng)的問(wèn)題，對(duì)于布線長(zhǎng)度有了要求。避免傳輸線效應(yīng)的方法1、嚴(yán)格控制關(guān)鍵網(wǎng)線的走線長(zhǎng)度。如果采用CMOS或TTL電路進(jìn)行設(shè)計(jì)，工作頻率小于10MHz，布線長(zhǎng) 度應(yīng)不大于7英寸。工作頻率在50MHz布線長(zhǎng)度應(yīng)不大于1.5英寸。如果工作頻 率達(dá)到或超過(guò)75MHz布線長(zhǎng)度應(yīng)在1英寸。對(duì)于GaAs芯片最大的布

4、線長(zhǎng)度應(yīng)為 0.3英寸。如果超過(guò)這個(gè)標(biāo)準(zhǔn)，就要通過(guò)軟件仿真來(lái)定位走線.走線的精確長(zhǎng)度 需物理軟件(如:PADS等)控制。2合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu)解決傳輸線效應(yīng)的另一個(gè)方法是選擇正確的布線路徑和終端拓?fù)浣Y(jié) 構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非走線分支長(zhǎng)度保持很短，否則邊沿快速變化的 信號(hào)將被信號(hào)主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基 本拓?fù)浣Y(jié)構(gòu)，即菊花鏈(Daisy Chain)布線和星形(Star)分布。DDR布線分析：根據(jù)DDR信號(hào)的種類可以分為不同的信號(hào)組，如下表所列:信號(hào)*且W信號(hào)#1描述時(shí)鐘組？CLK, CWP差分時(shí)耕信 號(hào)Q教據(jù)組歸敬據(jù)總線DM#數(shù)據(jù)屏蔽pDQSf數(shù)據(jù)

5、選通地址,命令組?地址總線，-皿Sank選擇日R皿行地址選通口CASw列地址選通，WE寫便能控制組，C時(shí)鐘選擇口片選電源整VREF參考電壓QVTT#終端靠尸信號(hào)引腳說(shuō)明:VSS為數(shù)字地，VSSQ為信號(hào)地，若無(wú)特別說(shuō)明，兩者是等效的VDD 為器件內(nèi)核供電，VDDDQ為器件的DQ和I/O供電，若無(wú)特別說(shuō)明，兩者是等效 的。其中，數(shù)據(jù)組的分組應(yīng)該以每個(gè)字節(jié)通道來(lái)劃分，DM0、DQS0以及 DQ0DQ7為第1字節(jié)通道，DM1、DQS1以及DQ8DQ15為第2字節(jié)通道，以此類 推。每個(gè)字節(jié)通道內(nèi)有嚴(yán)格的長(zhǎng)度匹配關(guān)系。其他信號(hào)走線長(zhǎng)度應(yīng)按照組為單位 來(lái)進(jìn)行匹配，每組內(nèi)信號(hào)長(zhǎng)度差應(yīng)該嚴(yán)格控制在一定范圍內(nèi)。不

6、同組的信號(hào)間雖 然不像組內(nèi)信號(hào)那樣要求嚴(yán)格，但不同組長(zhǎng)度差同樣也有一定要求。信號(hào)組布線順序?yàn)榱舜_保DDR接口最優(yōu)化，DDR的布線應(yīng)該按照如下的順序進(jìn) 行：功率、電阻網(wǎng)絡(luò)中的pin腳交換、數(shù)據(jù)信號(hào)線布線、地址/命令信號(hào)布線、 控制信號(hào)布線、時(shí)鐘信號(hào)布線、反饋信號(hào)布線。數(shù)據(jù)信號(hào)組的布線優(yōu)先級(jí)是所有信號(hào)組中最高的，因?yàn)樗ぷ髟?2倍時(shí)鐘頻率下，它的信號(hào)完整性要求是最高的。另外，數(shù)據(jù)信號(hào)組是所有這些 信號(hào)組中占最大部分內(nèi)存總線位寬的部分，也是最主要的走線長(zhǎng)度匹配有要求的 信號(hào)組。地址、命令、控制和數(shù)據(jù)信號(hào)組都與時(shí)鐘的走線有關(guān)。因此， 系統(tǒng)中有效的時(shí)鐘走線長(zhǎng)度應(yīng)該滿足多種關(guān)系。設(shè)計(jì)者應(yīng)該建立系統(tǒng)時(shí)序的綜

7、合 考慮，以確保所有這些關(guān)系都能夠被滿足。各組信號(hào)布線長(zhǎng)度匹配時(shí)鐘信號(hào)：以地平面為參考，給整個(gè)時(shí)鐘回路的走線提供一個(gè)完 整的地平面，給回路電流提供一個(gè)低阻抗的路徑。由于是差分時(shí)鐘信號(hào)，在走線 前應(yīng)預(yù)先設(shè)計(jì)好線寬線距，計(jì)算好差分阻抗，再按照這種約束來(lái)進(jìn)行布線。所有 的DDR差分時(shí)鐘信號(hào)都必須在關(guān)鍵平面上走線，盡量避免層到層的轉(zhuǎn)換。線寬和 差分間距需要參考DDR控制器的實(shí)施細(xì)則，信號(hào)線的單線阻抗應(yīng)控制在5060 Q，差分阻抗控制在100120 Q。時(shí)鐘信號(hào)到其他信號(hào)應(yīng)保持在20 mil以上 的距離來(lái)防止對(duì)其他信號(hào)的干擾。蛇形走線的間距不應(yīng)小于20 mil。串聯(lián)終端 電阻RS值在1533Q，可選的并

8、聯(lián)終端電阻RT值在2568 Q，具體設(shè)定的阻 值還是應(yīng)該依據(jù)信號(hào)完整性仿真的結(jié)果。數(shù)據(jù)信號(hào)組：以地平面為參考，給信號(hào)回路提供完整的地平面。 特征阻抗控制在5060 Q。線寬要求參考實(shí)施細(xì)則。與其他非DDR信號(hào)間距至 少隔離20 mil。長(zhǎng)度匹配按字節(jié)通道為單位進(jìn)行設(shè)置，每字節(jié)通道內(nèi)數(shù)據(jù)信號(hào) DQ、數(shù)據(jù)選通DQS和數(shù)據(jù)屏蔽信號(hào)DM長(zhǎng)度差應(yīng)控制在25 mil內(nèi)（非常重要）， 不同字節(jié)通道的信號(hào)長(zhǎng)度差應(yīng)控制在1 000 mil內(nèi)。與相匹配的DM和DQS串聯(lián) 匹配電阻RS值為033 Q，并聯(lián)匹配終端電阻RT值為2568Q。如果使用電 阻排的方式匹配，則數(shù)據(jù)電阻排內(nèi)不應(yīng)有其他DDR信號(hào)。地址和命令信號(hào)組

9、：保持完整的地和電源平面。特征阻抗控制在5060 Q。信號(hào)線寬參考具體設(shè)計(jì)實(shí)施細(xì)則。信號(hào)組與其他非DDR信號(hào)間距至 少保持在20 mil以上。組內(nèi)信號(hào)應(yīng)該與DDR時(shí)鐘線長(zhǎng)度匹配，差距至少控制在 25 mil內(nèi)。串聯(lián)匹配電阻RS值為O33 Q,并聯(lián)匹配電阻RT值應(yīng)該在2568 Q。本組內(nèi)的信號(hào)不要和數(shù)據(jù)信號(hào)組在同一個(gè)電阻排內(nèi)?？刂菩盘?hào)組：控制信號(hào)組的信號(hào)最少，只有時(shí)鐘使能和片選兩 種信號(hào)。仍需要有一個(gè)完整的地平面和電源平面作參考。串聯(lián)匹配電阻RS值為 O33 Q,并聯(lián)匹配終端電阻RT值為2568 Q。為了防止串?dāng)_，本組內(nèi)信號(hào) 同樣也不能和數(shù)據(jù)信號(hào)在同一個(gè)電阻排內(nèi)。電源部分的設(shè)計(jì)分析說(shuō)明:在此次選

10、用的DDR芯片中VTT和終端電阻都被集成到了主芯片MX233的 DDR控制器中，因此不需要重新布線，下面文檔中提到VTT的布線規(guī)則是為了 方便其他未集成的主芯片布線，僅作參考。通常情況下，DDR供電電壓是2.32.7 V,典型值是2.5 V, 工作頻率的不同可能引起正常工作電壓的不同。參考電壓VREF是1.131.38 V， 典型值是 1.25 VOVTT 以 VREF 為參考，電壓范圍是(VREF-0.04 V)-(VREF+0.04 V)。 由于VREF只是給差分接收器端提供一個(gè)直流參考電平，所以電流比較小，最大 只有3 mA。VTT的電流由于上拉的緣故，在輸出端輸出高電平時(shí)，VTT應(yīng)能流

11、入 電流；在輸出端輸出低電平時(shí)VTT電流輸出。故VTT必須能同時(shí)有流入和流出電 流，電流的大小依賴于總線上同時(shí)出現(xiàn)的電位狀態(tài)，從常用的設(shè)計(jì)來(lái)看最大可以 從 2.3 A 到 3.2 A。由于VREF電壓作為其他信號(hào)接收端的重要參考，故它的布線設(shè) 計(jì)也是十分重要的。疊加在VREF電壓的串?dāng)_或噪聲能直接導(dǎo)致內(nèi)存總線發(fā)生潛 在的時(shí)序錯(cuò)誤、抖動(dòng)和漂移。很多電源芯片會(huì)把VREF和VTT從同一源輸出，但 是由于使用的目的不同，走線也完全不同。VREF最好和VTT在不同平面，以免 VTT產(chǎn)生的噪聲干擾VREF。而且無(wú)論是在DDR控制器端還是DDR存儲(chǔ)器端，VREF 腳附近都應(yīng)放置去耦電容，消除高頻噪聲。VRE

12、F的走線寬度應(yīng)該越寬越好，最 好為2025 mil。VTT電源應(yīng)該單獨(dú)劃分一塊平面來(lái)供應(yīng)電流，且最好放在DDR 存儲(chǔ)器端。如果并聯(lián)終端匹配使用排阻的方式上拉，那么最好每個(gè)排阻都添加一 個(gè)0.1 nF或0.01UF的去耦電容，這對(duì)于改善信號(hào)的完整性、提高DDR總線的 穩(wěn)定性都有很好的效果。導(dǎo)線寬度和間距導(dǎo)線間距和導(dǎo)線寬度S1，S2, S3的定義如下:. S1表示同一信號(hào)組內(nèi)兩相鄰導(dǎo)線之間的間距 S2表示不同信號(hào)組之間兩相鄰導(dǎo)線之間的間距. S3表示導(dǎo)線的寬度導(dǎo)線寬度選擇為:DQ： 4mil min; 6mil nominal;DQS: 4mil min; 6mil nominal;Address

13、:4 mil min; 6 mil nominal;Command/control: 4 mil min; 6 mil nominal;Clock:4 mil m； in;6-10 mil nominal;導(dǎo)線間距選擇:信號(hào)組信號(hào)間距類別最小值標(biāo)稱值最大值單位數(shù)據(jù)組DQ to DQS1812無(wú)milDQ to DQSS2812無(wú)milDQ to DMS2812無(wú)mil地址組相鄰地址線S1612無(wú)mil地址線S2612無(wú)mil命令/控制組CAS#,RAS#,WE#,CS#,CKES1615無(wú)mil時(shí)鐘信號(hào)CK# to CKS14無(wú)6mil時(shí)鐘與其他信號(hào)S2812無(wú)mil幾點(diǎn)說(shuō)明：DQS 一般布線

14、的位置是數(shù)據(jù)信號(hào)組內(nèi)同一信號(hào)組中DQ走線的中間，因此DQS與DQS之間的間距一般不提；DQS與時(shí)鐘信號(hào)線不相鄰；為了避免串?dāng)_，數(shù)據(jù)信號(hào)組與地址/命令/控制信號(hào)組之間的走線間距至少 20mil,建議它們?cè)诓煌男盘?hào)層走線；時(shí)鐘信號(hào)組走線盡量在內(nèi)層，用來(lái)抑制EMI；導(dǎo)線走線長(zhǎng)度所有DDR的差分時(shí)鐘線CK與CK#必須在同一層布線，誤差+-20mil，最好在內(nèi)層 布線以抑制EMI。如果系統(tǒng)有多個(gè)DDR器件的話，要用阻值100200ohm的電阻 進(jìn)行差分端接。(1)若時(shí)鐘線的分叉點(diǎn)到DDR器件的走線長(zhǎng)度1000mil，要使用100120ohm的 差分端接，如下圖：Single CKCKf INffere

15、niial Resistor Placement at Split PointCKDDR*2CM9,IIIiIspin, poiniRt, WlDDS1 CKlenth Irom tho 中H point iq DRAM davcct is vtinMemory Camrol ler.;A5ICLMth fromthe 制 K pan機(jī)H GK DUferenual Resistors Placement M Componetil數(shù)據(jù)信號(hào)組的走線長(zhǎng)度與時(shí)鐘信號(hào)線的誤差為+-500mil，組內(nèi)同一信道的 信號(hào)線走線誤差為+-50mil，從而可以得到，組內(nèi)不同信道的走線誤差為 +-1000mil，

16、相同信道的DQS 一般走線在DQ中間地址線/命令/控制信號(hào)線與時(shí)鐘信號(hào)走線的誤差為+-400mil，組內(nèi)走線誤 差為+-50mil所有信號(hào)的走線長(zhǎng)度控制在2inch(5cm)最好結(jié)語(yǔ)在帶有DDR的嵌入式系統(tǒng)主板中，設(shè)計(jì)PCB最難的部分莫過(guò)于 DDR的走線設(shè)計(jì)。好的走線就等于有了好的信號(hào)完整性和好的時(shí)序匹配，總線在 高速輸入/輸出數(shù)據(jù)過(guò)程中就不會(huì)出錯(cuò)，甚至能夠有更好的抗串?dāng)_和EMC能力。 DDR總線并行傳輸且速率較高，在設(shè)計(jì)過(guò)程中如果沒(méi)有按照嚴(yán)格的約束進(jìn)行布 線，在設(shè)備后期調(diào)試過(guò)程中，將會(huì)出現(xiàn)各種各樣異常問(wèn)題，甚至是系統(tǒng)根本無(wú)法 啟動(dòng)。而這些問(wèn)題在查找和調(diào)試中很難發(fā)現(xiàn)，以至于無(wú)法完成硬件的開發(fā)。

17、最好 的方法就是在設(shè)計(jì)時(shí)就充分考慮信號(hào)完整性和時(shí)序匹配的問(wèn)題，在走線時(shí)就把這 些規(guī)則運(yùn)用進(jìn)去；如果有條件，可以做一下仿真，預(yù)先驗(yàn)證一下設(shè)計(jì)。這樣做出 來(lái)的設(shè)計(jì)，系統(tǒng)的穩(wěn)定性和可靠性才會(huì)更高。附錄蛇行線：PCB中采用蛇行線的原因有兩個(gè)：一是為了保證走線線路的等長(zhǎng)。因?yàn)橄馛PU到北橋芯片的時(shí)鐘線，它不同于普通 家電的電路板線路，在這些線路上以100MHz左右的頻率高速運(yùn)行的信號(hào)，對(duì)線 路的長(zhǎng)度十分敏感。不等長(zhǎng)的時(shí)鐘線路會(huì)引起信號(hào)的不同步，繼而造成系統(tǒng)不穩(wěn) 定。故此，某些線路必須以彎曲的方式走線來(lái)調(diào)節(jié)長(zhǎng)度。另一個(gè)使用蛇行線的常見(jiàn)原因?yàn)榱吮M可能減少電磁輻射(EMI)對(duì)主板其余部件和 人體的影響。因?yàn)楦?/p>

18、速而單調(diào)的數(shù)字信號(hào)會(huì)干擾主板中各種零件的正常工作。通 常，主板廠商抑制EMI的一種簡(jiǎn)便方法就是設(shè)計(jì)蛇形線，盡可能多地消化吸收輻 射。但是，我們也應(yīng)該看到，雖然采用蛇行線有上面這些好處，也并不是說(shuō)在設(shè)計(jì)主 板走線時(shí)使用的蛇行線越多越好。因?yàn)檫^(guò)多過(guò)密的主板走線會(huì)造成主板布局的疏 密不均，會(huì)對(duì)主板的質(zhì)量有一定的影響。好的走線應(yīng)使主板上各部分線路密度差 別不大，并且要盡可能均勻分布，否則很容易造成主板的不穩(wěn)定。差分走線： 差分信號(hào)通俗的說(shuō)就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號(hào)，接收端通過(guò)比較這兩 個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號(hào)的那一對(duì)走線就 稱為差分走線。差分信號(hào)和普通的單端信

19、號(hào)走線相比，最明顯的優(yōu)勢(shì)體現(xiàn)在以下三個(gè)方面：抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)， 幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號(hào)的差值，所以外界的 共模噪聲可以被完全抵消。能有效抑制EMI，同樣的道理，由于兩根信號(hào)的極性相反，他們對(duì)外輻射的電 磁場(chǎng)可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。時(shí)序定位精確，由于差分信號(hào)的開關(guān)變化是位于兩個(gè)信號(hào)的交點(diǎn)，而不像普通 單端信號(hào)依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序 上的誤差，同時(shí)也更適合于低幅度信號(hào)的電路。目前流行的LVDS（low voltage differential sig

20、naling）就是指這種小振幅差分信號(hào)技術(shù)。對(duì)于PCB工程師來(lái)說(shuō)，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線 的這些優(yōu)勢(shì)。差分走線的一般要求是“等長(zhǎng)、等距”。等長(zhǎng)是為了保證兩個(gè)差分 信號(hào)時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一 致，減少反射?！氨M量靠近原則”有時(shí)候也是差分走線的要求之一。信號(hào)響應(yīng)中有幾個(gè)重要參數(shù)：建立時(shí)間、保持時(shí)間和延遲時(shí)間。建立時(shí)間和保持時(shí)間都是器件要求的特性。其中建立時(shí)間是器件輸入端在時(shí)鐘信 號(hào)有效沿到來(lái)前，要求輸入信號(hào)穩(wěn)定不變的時(shí)間。保持時(shí)間是器件輸入端要求輸 入信號(hào)在時(shí)鐘信號(hào)有效沿到來(lái)后保持穩(wěn)定不變的時(shí)間。如果輸入信號(hào)不滿足建立 時(shí)間和保持時(shí)間的要求，就可能導(dǎo)致數(shù)據(jù)鎖存錯(cuò)誤。下圖說(shuō)明了建立時(shí)間和保持 時(shí)間的區(qū)別：延遲時(shí)間是器件本身或布線的物理特性，其含義是信號(hào)從器件或布線經(jīng)過(guò)所需的 時(shí)間。器件的延遲時(shí)間