計(jì)算機(jī)體系結(jié)構(gòu)課后習(xí)題(共51頁)

1、1.5 課后習(xí)題(xt)1.1 概述電子計(jì)算機(jī)的發(fā)展經(jīng)過(jnggu)了哪幾代？各代的基本特征是什么？1.2 計(jì)算機(jī)軟件包括(boku)哪幾類？各部件的作用是什么？1.3 簡述馮諾依曼計(jì)算機(jī)的特點(diǎn)。1.4 計(jì)算機(jī)硬件有哪些部件，各部件的作用是什么？1.5 計(jì)算機(jī)系統(tǒng)從功能上可劃分為哪些層次？各層次在計(jì)算機(jī)系統(tǒng)中起什么作用?1.6 簡述存儲程序計(jì)算機(jī)在體系結(jié)構(gòu)上的主要特點(diǎn)并對其特點(diǎn)進(jìn)行簡要的分析。1.7 解釋下列英文縮寫的含義：CPU、M.M、PC、 CU、 ALU、 ACC、 MQ、 MAR、 MDR、 I/O、ISA、 MIPS、CPI、 FLOPS1.8 什么是CPU？什么是存儲容量？什么

2、是機(jī)器字長？1.9 指令和數(shù)據(jù)均存放內(nèi)存中，CPU如何從時(shí)間和空間區(qū)分它們是指令還是數(shù)據(jù)？課后習(xí)題答案1.1 （1）第一代電子管計(jì)算機(jī)采用十進(jìn)制運(yùn)算，電路結(jié)構(gòu)十分復(fù)雜，體積龐大，占了相當(dāng)大的空間，耗電量也很大。而且需用手工搬動開關(guān)和拔、插電纜來編制程序，使用極不方便。 （2）第二代晶體管計(jì)算機(jī)具有體積小、低耗電以及載流子高速運(yùn)行的特點(diǎn)，使真空管望塵莫及。（3）第三代集成電路計(jì)算機(jī)利用光刻技術(shù)把晶體管、電阻、電容等構(gòu)成的單個(gè)電路制作在一塊極小的硅片上。進(jìn)一步發(fā)展，實(shí)現(xiàn)了將成百上千這樣的門電路全部制作在一塊極小(如幾個(gè)平方毫米)的硅片上，并引出與外部連接的引線，這樣，一次便能制作成成百上千相同的門

3、電路，又一次大大地縮小了計(jì)算機(jī)的體積，大幅度下降了耗電量，極大地提高了機(jī)器的可靠性。1.2 計(jì)算機(jī)的軟件通常又可以分為兩大類：系統(tǒng)軟件和應(yīng)用軟件。 系統(tǒng)軟件又稱為系統(tǒng)程序，主要用來管理整個(gè)計(jì)算機(jī)系統(tǒng)，監(jiān)視服務(wù)，使系統(tǒng)資源得到合理調(diào)度，確保高效運(yùn)行。應(yīng)用軟件又稱為應(yīng)用程序，它是用戶根據(jù)任務(wù)需要所編制的各種程序。1.3 馮諾依曼計(jì)算機(jī)的特點(diǎn)是：計(jì)算機(jī)由運(yùn)算器、存儲器、控制器和輸入設(shè)備、輸出設(shè)備五大部件組成。指令和數(shù)據(jù)以同等地位存放于存儲器內(nèi)，并可按地址尋訪。指令和數(shù)據(jù)均用二進(jìn)制碼表示。指令由操作碼和地址碼組成，操作碼用來表示操作的性質(zhì)，地址碼用來表示操作數(shù)所在存儲器中的位置。指令在存儲器內(nèi)按順序存

4、放。通常，指令是順序執(zhí)行的，在特定條件(tiojin)下，可根據(jù)運(yùn)算結(jié)果或根據(jù)設(shè)定的條件改變執(zhí)行順序。機(jī)器以運(yùn)算器為中心。輸入輸出設(shè)備與存儲器的數(shù)據(jù)傳送(chun sn)通過運(yùn)算器。1.4 ALU (Arithmetic Logic Unit)叫做算術(shù)(sunsh)邏輯運(yùn)算單元(簡稱算術(shù)邏輯部件)，用來完成算術(shù)邏輯運(yùn)算。CU (Control Unit)叫做控制單元，用來解釋存儲器中的指令，并發(fā)出各種操作命令來執(zhí)行指令。ALU和CU是CPU的核心部件。 I/O設(shè)備也受CU控制，用來完成相應(yīng)的輸入、輸出操作。1.5 第1級是微程序機(jī)器級，其機(jī)器語言是微指令集，工作于該級的程序員實(shí)際上是計(jì)算機(jī)系統(tǒng)

5、的設(shè)計(jì)人員，他們使用微程序解釋機(jī)器指令系統(tǒng)、實(shí)際上是實(shí)現(xiàn)計(jì)算機(jī)指令集中每一條指令的功能。第2級是傳統(tǒng)機(jī)器級。它所提供的是那些計(jì)算機(jī)硬件可以讀懂并可直接操縱計(jì)算機(jī)硬件工作的二進(jìn)制信息。第3級是操作系統(tǒng)虛擬機(jī)。從操作系統(tǒng)的基本功能來看，一方面它要直接管理傳統(tǒng)機(jī)器中的軟、硬件資源，另一方面它又是傳統(tǒng)機(jī)器的引申。第4級是匯編語言虛擬機(jī)。這一級的機(jī)器語言是匯編語言，用匯編語言編寫的程序，首先要翻譯成第3級和第2級語言，然后再由相應(yīng)的機(jī)器執(zhí)行。第5級是高級語言虛擬機(jī)。這一級的機(jī)器語言就是各種高級語言。第6級是應(yīng)用語言虛擬機(jī)。這一級是為使計(jì)算機(jī)滿足某種特殊用途而專門設(shè)計(jì)的，因此這一級語言就是各種面向問題的應(yīng)

6、用語言。1.6 存儲程序計(jì)算機(jī)在體系結(jié)構(gòu)上的主要特點(diǎn)是： 機(jī)器以運(yùn)算器為中心。 采用存儲程序原理。 存儲器是按地址訪問的、線性編址的空間。 控制流由指令流產(chǎn)生。 指令由操作碼和地址碼組成。 數(shù)據(jù)以二進(jìn)制編碼表示，采用二進(jìn)制方式運(yùn)算。對其特點(diǎn)的分析：（1）分布的輸入輸出處理能力存儲程序計(jì)算機(jī)以運(yùn)算器為中心，所有部件的操作都由控制器集中控制，這一特點(diǎn)帶來了慢速輸入/出操作占用快速運(yùn)算器的矛盾。（2）保護(hù)的存儲器空間雖然傳統(tǒng)存儲程序計(jì)算機(jī)的存儲程序原理現(xiàn)在仍為大多數(shù)計(jì)算機(jī)所采用，但對于是否把指令和數(shù)據(jù)放在同一存儲器中這一點(diǎn)，不同的計(jì)算機(jī)卻有不同的考慮。（3）存儲器組織結(jié)構(gòu)的發(fā)展按地址訪問的存儲器具有

7、結(jié)構(gòu)簡單、價(jià)格便宜、存取速度快等優(yōu)點(diǎn)。但是在數(shù)據(jù)處理時(shí)，往往要求查找在內(nèi)容上具有某種特點(diǎn)的信息。（4）并行處理技術(shù)傳統(tǒng)的存儲程序計(jì)算機(jī)解題算法是順序型的，即使問題本身可以并行處理，由于程序的執(zhí)行受程序計(jì)數(shù)器控制，故只能是串行、順序地執(zhí)行。（5）指令集的發(fā)展指令集是傳統(tǒng)機(jī)器程序員所看到機(jī)器的主要屬性。指令仍由操作碼和地址(dzh)碼兩部分組成，它會在兩個(gè)方面對計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)產(chǎn)生重大影響，一是指令集的功能，二是指令的地址空間和尋址方式。1.7 解：全面的回答(hud)應(yīng)分英文全稱、中文名、中文解釋三部分。CPUCentralProcessingUnit，中央(zhngyng)處理機(jī)（器）。M.

8、M Main Memory ，主存儲器。PCProgramCounter，程序計(jì)數(shù)器，存放當(dāng)前欲執(zhí)行指令的地址，并可自動計(jì)數(shù)形成下一條指令地址的計(jì)數(shù)器。CUControlUnit，控制單元（部件），控制器中產(chǎn)生微操作命令序列的部件，為控制器的核心部件。ALUArithmeticLogicUnit，算術(shù)邏輯運(yùn)算單元，運(yùn)算器中完成算術(shù)邏輯運(yùn)算的邏輯部。ACCAccumulator，累加器，運(yùn)算器中運(yùn)算前存放操作數(shù)、運(yùn)算后存放運(yùn)算結(jié)果的寄存器。MQMultiplier-QuotientRegister，乘商寄存器，乘法運(yùn)算時(shí)存放乘數(shù)、除法時(shí)存放商的寄存器。MARMemoryAddressRegist

9、er，存儲器地址寄存器，內(nèi)存中用來存放想要訪問存儲單元地址的寄存器。MDRMemoryDataRegister，存儲器數(shù)據(jù)緩沖寄存器，主存中用來存放從某單元讀出、或?qū)懭肽炒鎯卧獢?shù)據(jù)的寄存器。I/OInput/outputequipment，輸入/輸出設(shè)備，為輸入設(shè)備和輸出設(shè)備的總稱，用于計(jì)算機(jī)內(nèi)部和外界信息的轉(zhuǎn)換與傳送。ISAinstruction set architecture，ISA，指令集結(jié)構(gòu)。MIPSMillionInstructionPerSecond，每秒執(zhí)行百萬條指令數(shù)，為計(jì)算機(jī)運(yùn)算速度指標(biāo)的一種計(jì)量單位。CPI Cycle Per Instruction，執(zhí)行一條指令所需的

10、時(shí)鐘周期(主頻的倒數(shù))數(shù)。FLOPSFloating Point Operation Per Second，每秒浮點(diǎn)運(yùn)算次數(shù)來衡量運(yùn)算速度。1.8 CPU中央處理器（機(jī)），是計(jì)算機(jī)硬件的核心部件，由運(yùn)算器+控制器組成；（早期的運(yùn)、控不在同一芯片上）。存儲容量存儲器中可存二進(jìn)制代碼的總量；（通常主、輔助存儲容量分開描述）。機(jī)器字長CPU能同時(shí)處理的數(shù)據(jù)位數(shù)。1.9 解：計(jì)算機(jī)區(qū)分(qfn)指令和數(shù)據(jù)有以下2種方法(fngf)：通過不同(b tn)的時(shí)間段來區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出的即為數(shù)據(jù)。 通過地址來源區(qū)分，由PC提供存儲單

11、元地址的取出的是指令，由指令地址碼這部分提供存儲單元地址的取出的是操作數(shù)。2.7 課后習(xí)題2.1 已知：a=+2，b=2，根據(jù)定義求a和b的反碼、。設(shè)n=8。2.2 已知：a=+2，b=2，根據(jù)定義求a和b的反碼、。設(shè)n=8。2.3 已知：a=+2，b=2，根據(jù)定義求a和b的補(bǔ)碼、。設(shè)n=8。2.4 已知：，求。2.5 已知：，求。2.6 將下列二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制和十六進(jìn)制 （1）10011100 （2）111010012.7 將下列二進(jìn)制數(shù)轉(zhuǎn)換為三十二進(jìn)制 （1）1111010101 （2）11101111112.8 將下列十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制小數(shù)（1）0.375 （2）0.81252.

12、9 以下列形式表示（5382）10（1）8421 碼 ； （2）余3 碼 ；（3）2421 碼 ； （4）二進(jìn)制數(shù)。2.10 對下列 ASCII碼進(jìn)行譯碼 ：1001001， 0100001，1100001，11101111000101， 1010000，1010111，0100100課后習(xí)題答案2.1 根據(jù)公式有： = a= （0000 0010）2； = 2n-1b = 28-1（2） = 27+2 = 1000 0000 + 10 =（1000 0010）2。2.2 根據(jù)(gnj)公式有：a反 = a= （0000 0010）2； b反= 2n | b | 1= 28|2| 1=283=

13、 1 0000 0000 11=（1111 1101）2。2.3 根據(jù)(gnj)公式有：a補(bǔ) = a= （0000 0010）2； b補(bǔ)= 2n | b | = 28|2| = 28 2 =1 0000 0000 10= （1111 1110）22.4即，所以(suy)2.5即，所以2.6 （1）（234）8 （9C）16 （2）（351）8 （E9）162.7 （1）（XM）32 （2）（WY）322.8 （1）（0.011）2 （2）（0.1101）2 2.9 （1）0101 0011 1000 0010。（2）1000 0110 1011 0101。（3）1011 0011 1110 0

14、010。（4）1010100000110 。2.10 ASCII 碼譯碼分別為 I，！，a，w，E，P，W，。3.12 課后習(xí)題3.1下列函數(shù)當(dāng)變量（A，B，C，）取哪些值時(shí)，F(xiàn)的值為1。（1） （2）（3）（4） （5）3.2用卡諾圖法(t f)將下列函數(shù)化為最簡“與或”表達(dá)式：（1）（2）（3）（4）3.3求下列(xili)函數(shù)的最簡“或與”式：（1）（2）3.4已知的全部(qunb)質(zhì)蘊(yùn)涵為。求F的最簡與或式。要求：列質(zhì)蘊(yùn)涵表，找必要質(zhì)蘊(yùn)涵，列簡化的質(zhì)蘊(yùn)涵表，找最小質(zhì)蘊(yùn)涵覆蓋。3.5用卡諾圖化簡如下函數(shù)，并列出它們的質(zhì)蘊(yùn)涵項(xiàng)和必要質(zhì)蘊(yùn)涵項(xiàng)：（1）（2）3.6分別用與非門、或非門設(shè)計(jì)如下邏

15、輯電路：（1）三變量的非一致電路；（2）三變量的偶數(shù)電路；（3）全減器。3.7自選門電路設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)A及B的電路，要求當(dāng)A=B時(shí)，輸出F=1。3.8設(shè)輸入ABCD是按余3碼編碼的二進(jìn)制數(shù)碼，其相應(yīng)的十進(jìn)制數(shù)為x，即 要求用與非門設(shè)計(jì)當(dāng)或時(shí)，輸出的邏輯電路。3.9用與非門設(shè)計(jì)一個(gè)將余3碼轉(zhuǎn)換成8421BCD碼的轉(zhuǎn)換電路。3.10用與非門設(shè)計(jì)一個(gè)將2421碼轉(zhuǎn)換成8421BCD碼的轉(zhuǎn)換電路。3.11用與非門設(shè)計(jì)一個(gè)將余3碼轉(zhuǎn)換成七段數(shù)字顯示器代碼的轉(zhuǎn)換電路。3.12構(gòu)成一個(gè)D觸發(fā)器需要多少個(gè)晶體管？3.13如圖3.105所示，Ben在一個(gè)D鎖存器和一個(gè)D觸發(fā)器上給定D和CLK輸入。

16、幫助Ben確定每一種設(shè)計(jì)下Q的輸出值。 Q（鎖存器） Q（觸發(fā)器）圖3.105圖3.1063.14 如圖3.107所示哪些(nxi)電路是同步時(shí)序電路？圖3.1073.15 Ben設(shè)計(jì)(shj)了如圖3.108所示的電路。根據(jù)組件的數(shù)據(jù)(shj)手冊，觸發(fā)器的時(shí)鐘到Q最小延遲和傳輸延遲分別為30ps和80ps。它們的建立時(shí)間和保持時(shí)間分別為50ps和60ps。每一個(gè)邏輯門的傳輸延遲和最小延遲分別為40ps和25ps。幫助Ben確定最大的時(shí)鐘周期，是否能滿足保持時(shí)間約束。這個(gè)過程被稱為時(shí)序分析。圖3.1083.16 試分析(fnx)如下圖3.109所示的電平(din pn)異步時(shí)序電路。（1）寫

17、出激勵(lì)函數(shù)及輸出(shch)函數(shù)（2）列出流程表（3）畫出時(shí)間圖圖3.109 電平異步時(shí)序電路3.17 分析下圖3.110所示的異步時(shí)序電路。圖3.110 異步時(shí)序電路（1）寫出激勵(lì)函數(shù)及輸出函數(shù)（2）列出流程表（3）畫出時(shí)間圖3.18 分析下圖3.111所示的脈沖異步時(shí)序電路。圖3.111 脈沖(michng)異步時(shí)序電路求： （1）激勵(lì)函數(shù)和輸出(shch)函數(shù)（2）激勵(lì)矩陣(j zhn)和輸出矩陣（3）求Y-Z矩陣（4）畫狀態(tài)圖（5）文字說明課后習(xí)題答案3.1解：（1）A=B=1或A=0，C=1（2）A=1，B=0，或A=0，B=1（3）A=1（4）A=0，B=1或C=0或D=0（5）A

18、=0，B=0或B=0，C=13.2解：（1）（2）（3）（4）3.3解：（1）（2）3.4解：3.5解：（1），均為必要質(zhì)蘊(yùn)涵。（2），除外，均為必要質(zhì)蘊(yùn)涵。3.6解：邏輯表達(dá)式為：（1）（2）（3）3.7解：電路(dinl)的邏輯表達(dá)式為：3.8解：，電路(dinl)略3.9解：，電路(dinl)略。3.10解： 3.11解：，電路略3.12 解： 構(gòu)成一個(gè)與非門或者一個(gè)或非門需要4個(gè)晶體管。一個(gè)非門需要用兩個(gè)晶體管。一個(gè)與非門可以由一個(gè)與非門和一個(gè)非門組成，所以，需要6個(gè)晶體管。一個(gè)SR鎖存器需要用2個(gè)或非門，或8個(gè)晶體管。一個(gè)D鎖存器由一個(gè)SR鎖存器、2個(gè)與門和一個(gè)非門組成，即22個(gè)晶體

19、管。D觸發(fā)器由2個(gè)D鎖存器和一個(gè)非門組成。3.13 解： 圖3.106給出了輸出波形。假設(shè)在相應(yīng)輸入值變化時(shí)，輸出Q上有一個(gè)小的延遲。箭頭表示導(dǎo)致輸出改變的原因。Q的起始值未知，可能是0或者1，用一對水平線表示。首先考慮S鎖存器。在第一個(gè)CLK的上升沿，D = 0，所以Q肯定變成0。當(dāng)CLK = 1，每一次D的改變都會導(dǎo)致Q的改變。當(dāng)CLK = 0，D改變，而Q不變。接著考慮D觸發(fā)器。在每一個(gè)CLK時(shí)鐘上升沿到來時(shí)，D被復(fù)制到Q。在其他時(shí)間，Q保持原來的狀態(tài)不變。3.14 解：電路圖3.107（a）是組合邏輯電路，不是時(shí)序邏輯電路，因?yàn)樗鼪]有一個(gè)寄存器。電路圖3.107（b）是一個(gè)不帶反饋回路

20、的簡單時(shí)序電路。電路圖3.107（c）既不是組合電路也不是時(shí)序電路，因?yàn)樗幸粋€(gè)鎖存器，這個(gè)鎖存器既不是寄存器也不是組合邏輯電路。電路圖3.107（d）和電路圖3.107（e）是同步時(shí)序邏輯電路；它們是有限狀態(tài)機(jī)的兩種形式，電路圖3.107（f）既不是組合電路也不是時(shí)序電路，因?yàn)樗幸粋€(gè)從組合電路的輸出端電路反饋到同一邏輯電路輸入端的回路，但是在回路上沒有寄存器。電路圖3.107（g）是同步時(shí)序邏輯電路的流水線形式。電路圖3.107（h）嚴(yán)格的說不是一個(gè)同步時(shí)序電路，因?yàn)閮蓚€(gè)寄存器的時(shí)鐘信號不同，它們之間有兩個(gè)反相器的延遲。3.15 解：如圖3.112（a）所示，當(dāng)信號(xnho)變化時(shí)的波形

21、圖。輸入A到D被寄存(jcn)，所以它們只在CLK上升后立刻(lk)改變。關(guān)鍵路徑發(fā)生在B = 0，C = 0，D = 0，且A從0上升為1，觸發(fā)n1上升，X上升，Y下降，如圖3.112（b）所示。這條路徑含有2個(gè)門的延遲。對于關(guān)鍵路徑，我們假定對于每一個(gè)門都需要它全部的傳輸延遲。Y必須在下一個(gè)時(shí)鐘上升沿到來之前建立。所以最小的周期是最大的時(shí)鐘頻率是fc = 1/Tc = 4Ghz在最短路徑上，當(dāng)A = 0，C上升，導(dǎo)致X上升，如圖3.112（c）所示。對于最短路徑，我們假定每個(gè)邏輯門僅在最小延遲之后反轉(zhuǎn)。這條路徑只包含一個(gè)門店延遲，所以它將在tccq + tcd = 30 + 25 = 55

22、ps之后發(fā)生。但是這個(gè)觸發(fā)器需要60ps的保持時(shí)間，意味著X必須在時(shí)鐘上升沿到來之后的60ps內(nèi)保持穩(wěn)定，X觸發(fā)器才能可靠地對它的值進(jìn)行采樣。在這種情況下，在第一個(gè)時(shí)鐘上升沿的時(shí)候，X= 0，所以我們希望觸發(fā)器捕獲X = 0。因?yàn)閄不能保持穩(wěn)定的狀態(tài)足夠長的時(shí)間，所以X的實(shí)際值不可預(yù)測。這個(gè)電路違反了保持時(shí)間約束，在任何時(shí)鐘頻率下其他動作都可能不正確。圖3.112 波形圖3.16 答：（1）該電路的延時(shí)反饋結(jié)構(gòu)于圖3.109中（b），其激勵(lì)函數(shù)和輸出函數(shù)為：（2）由于這里激勵(lì)函數(shù)就是Y矩陣，故由激勵(lì)函數(shù)和輸出函數(shù)可以直接列出Y-Z矩陣，即得二進(jìn)制流程表，如下圖所示。其中次態(tài)與現(xiàn)態(tài)相同的狀態(tài)為穩(wěn)

23、態(tài)，加上圈。x1x2 y000111100 EQ oac(,0) EQ oac(,0) EQ oac(,0)110 EQ oac(,1) EQ oac(,1) EQ oac(,1)（3）根據(jù)(gnj)流程圖和給定的輸入x1和x2的波形(b xn)，可畫出t0t1時(shí)刻(shk)的現(xiàn)態(tài)y、次態(tài)Y和輸出Z的波形，如圖3.113所示。圖中，次態(tài)Y是沒有延時(shí)的，而現(xiàn)態(tài)y延時(shí)了t。由圖可見，由于反饋環(huán)節(jié)延時(shí)t的存在，Y與y不一致時(shí)為不穩(wěn)定總態(tài)，Y與y相同時(shí)為穩(wěn)定總態(tài)。圖3.113 t0t1時(shí)刻的現(xiàn)態(tài)y、次態(tài)Y和輸出Z的波形圖3.17 答：（1）該電路沒有單獨(dú)的輸出變量，Y1Y2可以作為電路的輸出。其激勵(lì)函

24、數(shù)為：（2）分別畫出Y1和Y2的卡諾圖，再合并而得流程表，如下圖所示。流程表中每行現(xiàn)態(tài)與次態(tài)的總態(tài)為穩(wěn)態(tài)，畫上圈。x1x2y1y20001101100111010110111 EQ oac(,01) EQ oac(,01)1111 EQ oac(,11)0110 EQ oac(,11)1011 EQ oac(,10) EQ oac(,10)11（3）根據(jù)輸入輸入x1和x2的波形，可畫出t0t6時(shí)刻的時(shí)間圖和總態(tài)圖，如圖3.114所示。圖3.114 時(shí)間(shjin)圖和總態(tài)圖3.18 答：（1）激勵(lì)函數(shù)和輸出(shch)函數(shù) （2）激勵(lì)矩陣(j zhn)和輸出矩陣分別畫出CP2，D2，CP1，

25、D1的卡諾圖，并且合并后畫在一個(gè)圖上，即得激勵(lì)矩陣，如圖3.115所示。xy2y1010001011101010000100011000010101001011111（a）激勵(lì)矩陣CP2，D2，CP1，D1xy2y1010000010011011000（b）輸出矩陣Z圖3.115 激勵(lì)和輸出矩陣（3）求Y-Z矩陣由現(xiàn)態(tài)y2和輸入激勵(lì)CP2，D2可確定觸發(fā)器的次態(tài)Y2；由現(xiàn)態(tài)y1和輸入激勵(lì)CP1，D1可確定觸發(fā)器的次態(tài)Y1。如圖3.116所示。xy2y1010000，010，00101，001，01111，000，11010，011，0圖3.116 Y2Y1Z矩陣（4）畫狀態(tài)圖實(shí)際上，Y-Z矩陣

26、就是二進(jìn)制狀態(tài)表，據(jù)此可畫出狀態(tài)圖，如圖3.117所示。圖3.117 狀態(tài)圖（5）文字說明從狀態(tài)圖可看出(kn ch)，這是一個(gè)模3計(jì)數(shù)器。當(dāng)x=1時(shí)，按00-10-11的序列(xli)計(jì)數(shù)。當(dāng)x=0時(shí)，不計(jì)數(shù)(j sh)。4.8 課后習(xí)題4.1設(shè)浮點(diǎn)數(shù)格式為：階碼5位（含1位階符），尾數(shù)11位（含1位數(shù)符），當(dāng)階碼基值分別取2和16時(shí)： （1）說明2和16在浮點(diǎn)數(shù)中如何表示。 （2）基值不同對浮點(diǎn)數(shù)什么有影響？4.2 x=0.1011，y=0.0101 求x + y=？4.3 =0.001 0010，=1.100 1100，求=？4.4 =1 010 1001，=0 011 0101，=1

27、100 1011，求=？有無溢出？4.5反碼加法運(yùn)算，令X=1000，Y=1001,求。4.6補(bǔ)碼減法運(yùn)算，令X=0111，Y=1011求。4.7 X=1011，Y=1001，求。4.8 X=0.0001，Y=0.1001，求 =？4.9 已知：X=0.1011，Y=0.1101，求 = (用加減交替法解) ？4.10 兩浮點(diǎn)數(shù)X=2+0100.110100,Y=2+100(-0.101010)，求X+Y?課后習(xí)題答案4.1解：（1）階碼基值不論取何值，在浮點(diǎn)數(shù)中均為隱含表示，即：2和16不出現(xiàn)(chxin)在浮點(diǎn)格式中，僅為人為的約定。（2）當(dāng)基值不同時(shí)，對數(shù)的表示范圍和精度都有影響。即：在

28、浮點(diǎn)格式(g shi)不變的情況下，基越大，可表示的浮點(diǎn)數(shù)范圍越大，但浮點(diǎn)數(shù)精度越低。4.2解：，所以(suy)x + y=+0.11104.3 解：= 0.0010010 + 1.1001100 = 1.1011110 無溢出4.4 解：= 1 0101001 + 1 1001011 = 0 1110100 溢出4.5 解：=1000+1001反=0111+0110=11014.6 解：=1011-0111補(bǔ)=0100補(bǔ)=11004.7 解：=1011-1001補(bǔ)=（0010）補(bǔ)=11104.8 解：1.1110， 1.0110，所以 =（0.1000）反=1.01114.9 解：X=0.1

29、011，Y=0.1101，-Y=1.0011 被除數(shù)（余數(shù)）商說明 0.1011+ 1.00110.0000+-Y補(bǔ)（減除數(shù)） 1.1110 1.1100 +0.1101 0 0余數(shù)為負(fù)，上商01位+Y補(bǔ)（加除數(shù)） 0.1001 1.0010+1.00110101余數(shù)為正，上商11位+-Y補(bǔ)（減除數(shù)） 0.01010.1010+ 1.0011 011 011 余數(shù)為正，上商11位+-Y補(bǔ)（減除數(shù)）1.11011.1010+0.110101100110余數(shù)為負(fù)，上商01位+（加除數(shù)）0.011101101余數(shù)為正，上商1=0.1101，余數(shù)為：0.01112-44.10 解：階碼取三位，尾數(shù)(w

30、ish)取6位（均不包括(boku)符號位），機(jī)器表示的形式分別為 =0010 0110100 =0100 1010110 1.對階：先求階差（兩階(lin ji)碼的補(bǔ)碼相減） 00 100 +11 100 11 110 的階碼增大成0100，尾數(shù)右移兩位，即=0100 00011012.尾數(shù)相加00.001101+11.0101110 11.100011 相加結(jié)果為0100 1 1000113.規(guī)格化最高有效位與符號位相同，需要左移，所以結(jié)果應(yīng)為：=0011 1 000110X+Y=2+011（-0.111010）5.12 課后習(xí)題5.1 解釋下列術(shù)語操作數(shù)RISI 、CISI零地址指令、

31、指令集的并行處理、有效地址、指令集結(jié)構(gòu)的正交特性。5.2 簡述操作數(shù)的類型及其相應(yīng)的表示方法。5.3 簡述CISC指令集結(jié)構(gòu)功能設(shè)計(jì)的主要目標(biāo)。從當(dāng)前的計(jì)算機(jī)技術(shù)觀點(diǎn)來看，CISC指令集結(jié)構(gòu)的計(jì)算機(jī)有什么缺點(diǎn)？5.4 計(jì)算機(jī)指令格式有哪幾種類型請一一列舉出來并簡述其特點(diǎn)。5.5 指令集結(jié)構(gòu)設(shè)計(jì)所涉及的內(nèi)容有哪些？5.6 計(jì)算機(jī)尋址方式有哪幾種？并簡述每種尋址方式的特點(diǎn)。5.7 寫出把首地址為BLOCK的字?jǐn)?shù)組的第6個(gè)字送到DX寄存器的指令。要求使用以下幾種尋址方式：（1）寄存器間接尋址（2）寄存器相對尋址（3）基址(j zh)變址尋址5.8 什么(shn me)是指令周期？ 什么(shn me

32、)是CPU 周期？ 它們之間有什么關(guān)系？5.9 指令集應(yīng)滿足那幾個(gè)基本要求？5.10 根據(jù)CPU性能公式，簡述RISC和CISC的性能特點(diǎn)。5.11 某機(jī)CPU 芯片的主振頻率為8MHz ，其時(shí)鐘周期是多少s？ 若已知每個(gè)機(jī)器周期平均包含4個(gè)時(shí)鐘周期，該機(jī)的平均指令執(zhí)行速度為0.8MIPS ，試問：（1）平均指令周期是多少s ？（2）平均每個(gè)指令周期含有多少個(gè)機(jī)器周期？（3）若改用時(shí)鐘周期為0.4s 的CPU 芯片，則計(jì)算機(jī)的平均指令執(zhí)行速度又是多少M(fèi)IPS ？（4）若要得到40 萬次s 的指令執(zhí)行速度，則應(yīng)采用主振頻率為多少M(fèi)Hz 的CPU芯片？5.12 現(xiàn)有如下C語言源代碼：For（i=0

33、；i=100；i+） Ai=Bi+C；其中，A和B是兩個(gè)32位整數(shù)的數(shù)組；C和i均是32位整數(shù)。假設(shè)所有數(shù)據(jù)的值及其地址均保存在存儲器中，A和B的起始地址分別是1 500和2 000。在循環(huán)的兩次迭代之間不將任何數(shù)保存在寄存器中。（1）請寫出該C語言源程序的DLX實(shí)現(xiàn)代碼。（2）該程序段共執(zhí)行了多少條指令？（3）程序?qū)Υ鎯ζ髦械臄?shù)據(jù)訪問了多少次？ （4）代碼的大小是多少？課后習(xí)題答案5.1解： 操作數(shù)： 是 HYPERLINK /view/786118.htm t _blank 計(jì)算機(jī)指令中的一個(gè)組成部分，它規(guī)定了指令中進(jìn)行數(shù)字運(yùn)算的量。 RISC：精簡指令集計(jì)算機(jī) CISC：復(fù)雜指令集計(jì)算機(jī)

34、 零地址指令 ：指令系統(tǒng)中的一種不設(shè)地址字段的指令指令集的并行處理：同時(shí)執(zhí)行多個(gè)任務(wù)或多條指令或同時(shí)對多個(gè) HYPERLINK /view/178581.htm t _blank 數(shù)據(jù)項(xiàng)進(jìn)行處理的計(jì)算機(jī)系統(tǒng)有效地址：有效地址EA是一16位無符號數(shù)，表示 HYPERLINK /view/420846.htm t _blank 操作數(shù)所在單元到段首的距離即 HYPERLINK /view/893778.htm t _blank 邏輯地址的 HYPERLINK /view/883224.htm t _blank 偏移地址指令集結(jié)構(gòu)的正交特性：任何指令可以訪問整個(gè)寄存器文件的任意寄存器。它也允許每一個(gè)

35、指令，使用任何可用的尋址方式訪問數(shù)據(jù)存儲器。5.2解：操作數(shù)的類型主要有：整數(shù)（定點(diǎn)）、浮點(diǎn)、十進(jìn)制、字符、字符串、向量、堆棧等。對這些操作數(shù)類型的表示主要有如下兩種方法：1.操作數(shù)的類型可以由操作碼的編碼指定，這也是最常見的一種方法；2.數(shù)據(jù)可以附上由硬件解釋的標(biāo)記，由這些標(biāo)記指定操作數(shù)的類型，從而選擇適當(dāng)?shù)倪\(yùn)算。然而有標(biāo)記數(shù)據(jù)的機(jī)器卻非常少見。5.3解：CISC結(jié)構(gòu)追求的目標(biāo)是強(qiáng)化指令功能，減少(jinsho)程序的指令條數(shù)，以達(dá)到提高性能的目的。從目前的計(jì)算機(jī)技術(shù)觀點(diǎn)來看，CISC結(jié)構(gòu)存在(cnzi)以下幾個(gè)缺點(diǎn)：（1）在CISC結(jié)構(gòu)的指令(zhlng)系統(tǒng)中，各種指令的使用頻率相差懸殊

36、。（2）CISC結(jié)構(gòu)的指令系統(tǒng)的復(fù)雜性帶來了計(jì)算機(jī)體系結(jié)構(gòu)的復(fù)雜性，這不僅增加了研制時(shí)間和成本，而且還容易造成設(shè)計(jì)錯(cuò)誤。（3）CISC結(jié)構(gòu)的指令系統(tǒng)的復(fù)雜性給VLSI設(shè)計(jì)帶來了很大負(fù)擔(dān)，不利于單片集成。（4）CISC結(jié)構(gòu)的指令系統(tǒng)中，許多復(fù)雜指令需要很復(fù)雜的操作，因而運(yùn)行速度慢。（5）在結(jié)構(gòu)的指令系統(tǒng)中，由于各條指令的功能不均衡性，不利于采用先進(jìn)的計(jì)算5.4解：指令格式一般有Pentium指令系統(tǒng)（教科書上的），一般包括5種三地址指令：一般地址域中A1、A2分別確定第一、第二操作數(shù)地址，A3確定結(jié)果地址。下一條指令的地址通常由程序計(jì)數(shù)器按順序給出。二地址指令：地址域中A1確定第一操作數(shù)地址，A

37、2同時(shí)確定第二操作數(shù)地址和結(jié)果地址。單地址指令：地址域中A 確定第一操作數(shù)地址。固定使用某個(gè)寄存器存放第二操作數(shù)和操作結(jié)果。因而在指令中隱含了它們的地址。零地址指令：在堆棧型計(jì)算機(jī)中，操作數(shù)一般存放在下推堆棧頂?shù)膬蓚€(gè)單元中，結(jié)果又放入棧頂，地址均被隱含，因而大多數(shù)指令只有操作碼而沒有地址域?？勺兊刂窋?shù)指令：地址域所涉及的地址的數(shù)量隨操作定義而改變。如有的計(jì)算機(jī)的指令中的地址數(shù)可少至 0個(gè)，多至6個(gè)。5.5解：1） 指令集功能設(shè)計(jì)： 主要有RISC和CISC兩種技術(shù)發(fā)展方向；2） 尋址方式的設(shè)計(jì)： 設(shè)置尋址方式可以通過對基準(zhǔn)程序進(jìn)行測試統(tǒng)計(jì)，查看各種尋址方式的使用頻度，根據(jù)使用頻度設(shè)置相應(yīng)必要的

38、尋址方式；3） 操作數(shù)表示和操作數(shù)類型：主要的操作數(shù)類型和操作數(shù)表示的選擇有浮點(diǎn)數(shù)據(jù)類型（可以采用IEEE754標(biāo)準(zhǔn)）、整形數(shù)據(jù)類型（8位、16位、32位的表示方法）、字符類型（8位）、十進(jìn)制數(shù)據(jù)類型（壓縮十進(jìn)制和非壓縮十進(jìn)制數(shù)據(jù)表示）等等；4） 尋址方式的表示：可以將尋址方式編碼于操作碼中，也可將尋址方式用一個(gè)單獨(dú)的域來表示；5） 指令集格式的設(shè)計(jì)：有固定長度編碼方式、可變長編碼方式和混合編碼方式三種(sn zhn)選擇。5.6解：立即尋址：指令的地址(dzh)字段指出的不是操作數(shù)的地址，而是操作數(shù)本身，這種尋址方式稱為立即尋址。立即尋址方式的特點(diǎn)是指令執(zhí)行時(shí)間很短，因?yàn)樗恍枰L問內(nèi)存取數(shù)

39、，從而節(jié)省了訪問內(nèi)存的時(shí)間。直接尋址：直接尋址是一種基本的尋址方法，其特點(diǎn)是：在指令格式的地址的字段中直接指出(zh ch)操作數(shù)在內(nèi)存的地址。由于操作數(shù)的地址直接給出而不需要經(jīng)過某種變換，所以稱這種尋址方式為直接尋址方式。間接尋址：間接尋址是相對直接尋址而言的，在間接尋址的情況下，指令地址字段中的形式地址不是操作數(shù)的真正地址，而是操作數(shù)地址的指示器，或者說此形式地址單元的內(nèi)容才是操作數(shù)的有效地址。寄存器尋址方式和寄存器間接尋址方式：當(dāng)操作數(shù)不放在內(nèi)存中，而是放在CPU的通用寄存器中時(shí)，可采用寄存器尋址方式。顯然，此時(shí)指令中給出的操作數(shù)地址不是內(nèi)存的地址單元號，而是通用寄存器的編號（可以是8位

40、也可以是16位（AX，BX，CX，DX）。指令結(jié)構(gòu)中的RR型指令，就是采用寄存器尋址方式的例子。寄存器間接尋址方式與寄存器尋址方式的區(qū)別在于：指令格式中的寄存器內(nèi)容不是操作數(shù)，而是操作數(shù)的地址，該地址指明的操作數(shù)在內(nèi)存中。相對尋址方式：相對尋址是把程序計(jì)數(shù)器PC的內(nèi)容加上指令格式中的形式地址D而形成操作數(shù)的有效地址。程序計(jì)數(shù)器的內(nèi)容就是當(dāng)前指令的地址。“相對”尋址，就是相對于當(dāng)前的指令地址而言。采用相對尋址方式的好處是程序員無須用指令的絕對地址編程，因而所編程序可以放在內(nèi)存的任何地方?；穼ぶ贩绞剑涸诨穼ぶ贩绞街袑PU中的基址寄存器的內(nèi)容，加上指令格式中的形式地址而形成操作數(shù)的有效地址?；?/p>

41、址尋址的優(yōu)點(diǎn)是可以擴(kuò)大尋址能力，因?yàn)榕c形式地址相比，基址寄存器的位數(shù)可以設(shè)置得很長，從而可以在較大的存儲空間中尋址。變址尋址方式：變址尋址方式與基址尋址方式計(jì)算有效地址的方法很相似，它把CPU中某個(gè)變址寄存器的內(nèi)容與偏移量D相加來形成操作數(shù)有效地址。5.7 解：（1）使用寄存器間接尋址，把首地址為BLOCK的字?jǐn)?shù)組的第6個(gè)字送到DX寄存器的指令為： MOV BX，BLOCK ADD BX，12 MOV DX，BX（2）使用寄存器相對尋址，把首地址為BLOCK的字?jǐn)?shù)組的第6個(gè)字送到DX寄存器的指令為： MOV BX，BLOCK MOV DX，BX+12（3）使用基址(j zh)變址尋址，把首地址

42、為BLOCK的字?jǐn)?shù)組的第6個(gè)字送到DX寄存器的指令(zhlng)為： MOV BX，BLOCK MOV SI，12 MOV DX，BX+SI5.8解：指令周期是指取指令、分析取數(shù)到執(zhí)行指令所需的全部(qunb)時(shí)間。CPU 周期（機(jī)器周期）是完成一個(gè)基本操作的時(shí)間。一個(gè)指令周期劃分為若干個(gè)CPU 周期。5.9 對指令集的基本要求是：完整性、規(guī)整性、高效率和兼容性。完整性： 指在一個(gè)有限可用的存儲空間內(nèi)，對于任何可解的問題，編制計(jì)算程序時(shí)，指令集所提供的指令夠用。完整性要求指令集功能齊全、使用方便。規(guī)整性：主要包括對稱性和均勻性。對稱性是指所有與指令集有關(guān)的存儲單元的使用、操作碼的設(shè)置等都是對稱

43、的。均勻性是指對于各種不同的操作數(shù)類型、字長、操作種類和數(shù)據(jù)存儲單元，指令的設(shè)置都要同等對待。高效率：指令的執(zhí)行速度快、使用頻率高。在RISC機(jī)體系結(jié)構(gòu)中，大多數(shù)指令都能在一個(gè)節(jié)拍內(nèi)完成，而且只設(shè)置使用頻率高的指令。兼容性：系列機(jī)各機(jī)種之間具有相同的基本結(jié)構(gòu)和共同的基本指令集，因而，指令系統(tǒng)是兼容的，即各機(jī)種上基本軟件可以通用。5.10解：CPU性能公式： CPU時(shí)間ICCPI時(shí)鐘周期時(shí)間，即CPU的性能取決于IC、CPI和時(shí)鐘周期。（IC：所執(zhí)行的指令條數(shù)；CPI=執(zhí)行程序所需的時(shí)鐘周期數(shù)/IC）對于RISC 機(jī)器，由于它實(shí)現(xiàn)的指令較少，并且都比較簡單，CPI 比較小，而且硬件電路設(shè)計(jì)簡單，

44、有利于提高時(shí)鐘頻率，從CPI 和時(shí)鐘頻率上都降低了CPU 時(shí)間，提高了性能。而CISC 處理器提供了很多復(fù)雜的指令，有效的減少了IC，從而提高CPU 性能，但復(fù)雜指令CPI都較大，而且硬件實(shí)現(xiàn)復(fù)雜，不利于CPU 時(shí)鐘頻率的提高。5.11解：時(shí)鐘周期=18MHz=0.125s（1） 平均指令周期=10.8MIPS=1.25s（2） 機(jī)器周期=0.125s4=0.5s平均每個(gè)指令周期的機(jī)器周期數(shù)=1.25s0.5s4=2.5（3） 平均指令執(zhí)行速度=10.442.5=0.25MIPS（4） 主振頻率4MHz5.12解：（1）ADDIR1，R0，#1； 初始化iSW2000（R0），R1； 存儲iL

45、oop ：LWR1，2000（R0）； 得到i的值MULTR2，R1，#4； R2 = B的字偏移ADDIR3，R2，#5000； 對R2加上基址LWR4，0（R3）； LD Bi的值LWR5，1500（R0）； LD C的值A(chǔ)DDR6， R4， R5； Bi + CLWR1，2000（R0）； 得到(d do)i的值MULTR2，R1，#4； R2 = A的字偏移(pin y)ADDIR7，R2，#0； 對R2加上基址(j zh)SW0（R7）， R6； Ai 1時(shí)，n+32n+2，可見四級流水線耗時(shí)比二級流水線耗時(shí)短，因此更能提高處理器速度。6.9答： INTR中斷請求觸發(fā)器，用來登記中斷

46、源發(fā)出的隨機(jī)性中斷請求信號，以便為CPU查詢中斷及中斷排隊(duì)判優(yōu)線路提供穩(wěn)定的中斷請求信號。EINT中斷允許觸發(fā)器，CPU中的中斷總開關(guān)。當(dāng)EINT=1時(shí)，表示允許中斷（開中斷），當(dāng)EINT=0時(shí)，表示禁止中斷（關(guān)中斷）。其狀態(tài)可由開、關(guān)中斷等指令設(shè)置。INT中斷標(biāo)記觸發(fā)器，控制器時(shí)序系統(tǒng)中周期狀態(tài)分配電路的一部分，表示中斷周期標(biāo)記。當(dāng)INT=1時(shí)，進(jìn)入中斷周期，執(zhí)行中斷隱指令的操作。6.10答：A、B、C、D的響優(yōu)先級即處理(chl)優(yōu)先級。CPU執(zhí)行程序的軌跡(guj)圖如下：7.13 課后習(xí)題(xt)7.1 簡述“cache-主存”層次與“主存-輔存”層次的區(qū)別？7.2 地址映像方法有哪幾

47、種？ 它們各自有什么優(yōu)缺點(diǎn)？7.3 簡述采用二級cache的基本思想。7.4 通過編譯器對程序優(yōu)化來改進(jìn)cache性能的方法有哪幾種？簡述其基本思想。7.5 在設(shè)計(jì)cache是并非都采用虛擬cache，為什么？7.6 VAX-11/780在cache 命中的指令平均執(zhí)行時(shí)間是9.5時(shí)鐘周期，cache不命中時(shí)間是5個(gè)時(shí)鐘周期。假設(shè)不命中率是12%，每條指令平均訪存2.5次。試計(jì)算考慮了cache不命中的指令平均執(zhí)行時(shí)間。它比cache命中時(shí)的指令平均執(zhí)行時(shí)間延長了百分之幾？7.7 我們考慮某一個(gè)機(jī)器。假設(shè)cache讀不命中開銷為25個(gè)時(shí)鐘周期，寫不命中開銷為70個(gè)時(shí)鐘周期，當(dāng)不考慮存儲器停頓時(shí)

48、，所有指令的執(zhí)行時(shí)間都是2.0個(gè)時(shí)鐘周期，cache的讀不命中率均為4%，平均每條指令讀存儲器0.8次，寫存儲器0.5次。是分析考慮cache的不命中后，cache對性能的影響。7.8 假定存儲系統(tǒng)在延遲30個(gè)時(shí)鐘周期后，每2個(gè)時(shí)鐘周期能送出16字節(jié)。即：經(jīng)過32個(gè)時(shí)鐘周期，它提供16字節(jié)；經(jīng)過34個(gè)時(shí)鐘周期，可提供32字節(jié)；依次類推。命中時(shí)間與塊的大小無關(guān)，為一個(gè)時(shí)鐘周期，分別計(jì)算下列各種容量的cache的平均訪存時(shí)間。 （1）塊大小(dxio)為32字節(jié)(z ji)，cache容量(rngling)為1KB，不命中率為13.34%； （2）塊大小為32字節(jié)，cache容量為4KB，不命中率

49、為7.24%； （3）塊大小為64字節(jié)，cache容量為16KB，不命中率為2.26%； （4）塊大小為128字節(jié)，cache容量為16KB，不命中率為2.77%；7.9 假設(shè)在3000次訪存中，第一級cache不命中110次，第二級cache不命中55次。試問：在這種情況下，該cache系統(tǒng)的局部不命中率和全局不命中率各是多少？7.10 在三級cache中，第一級cache、第二級cache和第三極cache的局部不命中率分別為4%、30%和50%。它們的全局不命中率各是多少？7.11 假設(shè)一臺計(jì)算機(jī)具有以下特性：（1）95%的訪存在cache中命中；（2）塊大小為兩個(gè)字，且不命中是整個(gè)塊被

50、調(diào)入； （3）CPU發(fā)出訪存請求的速率為109字/秒；（4）25%的訪存為寫訪問；（5）存儲器的最大流量為109字/秒（包括讀與寫）；（6）主存每次只能讀或?qū)懸粋€(gè)字；（7）在任何時(shí)候，cache中有30%的塊被修改過；（8）在失效時(shí)，cache采用寫分配法；現(xiàn)欲給該計(jì)算機(jī)增添一臺外設(shè)，為此首先想知道主存的頻帶已用了多少。試對于一下兩種情況計(jì)算主存頻帶的平均使用比例。（1）寫直達(dá)cache；（1）寫回法cache；課后習(xí)題(xt)答案7.1 答： 存儲層次比較項(xiàng)目“cache-主存”層次“主存-輔存”層次目的為了彌補(bǔ)主存速度的不足為了彌補(bǔ)主存容量的不足存儲管理的實(shí)現(xiàn)全部由專用硬件實(shí)現(xiàn)主要有軟件實(shí)

51、現(xiàn)訪問速度的比值（第一級比第二級）幾比一幾萬比一典型的塊（頁）大小十幾個(gè)字節(jié)幾百到幾千個(gè)字節(jié)CPU對第二級的訪問方式可直接訪問均通過第一級不命中時(shí)CPU是否切換不切換切換到其他進(jìn)程7.2 答：（1）全相聯(lián)映像。實(shí)現(xiàn)(shxin)查找的機(jī)制復(fù)雜，代價(jià)高，速度慢。Cache空間(kngjin)的利用率較高，塊沖突概率較低，因而cache的不命中率也低。（2）直接映像。實(shí)現(xiàn)查找的機(jī)制簡單，速度快。Cache空間的利用率較低，塊沖突概率較高，因而cache的不命中率也高。（3）組相聯(lián)映像。組相聯(lián)是直接映像和全相聯(lián)的一種折中。7.3 答：通過在原有cache和存儲器之間增加另一級cache，構(gòu)成兩級ca

52、che，可以把第一級cache做得足夠小，使其速度和快速CPU的時(shí)鐘周期相匹配，而把第二級cache做得足夠大，使它能捕獲更多本來需要到主存去的訪問，從而降低實(shí)際不命中開銷。7.4 答：（1）數(shù)組合并。通過提高空間局部性來減少不命中次數(shù)。有些程序同時(shí)用相同的索引來訪問若干個(gè)數(shù)組的同一維，這些訪問可能會相互干擾，導(dǎo)致沖突不命中，可以將這些相互獨(dú)立的數(shù)組合并成一個(gè)復(fù)合數(shù)組，使得一個(gè)cache塊中能包含全部所需元素。（2）內(nèi)外循環(huán)交換。循環(huán)嵌套時(shí)，程序沒有按數(shù)據(jù)在存儲器中的順序訪問。只要簡單地交換內(nèi)外循環(huán)，就能使程序按數(shù)據(jù)在存儲器中的存儲順序進(jìn)行訪問。（3）循環(huán)融合。有些程序含有幾部分獨(dú)立的程序段，

53、它們用相同的循環(huán)訪問同樣的數(shù)組，對相同的數(shù)據(jù)作不同(b tn)的運(yùn)算。通過將它們?nèi)诤铣梢粋€(gè)單一循環(huán)，能使讀入cache的數(shù)據(jù)被替換出去(ch q)之前得到反復(fù)的使用。（4）分塊。通過改進(jìn)時(shí)間局部性來減少不命中。分塊不是對數(shù)組的整行貨整列進(jìn)行訪問，而是對子矩陣(j zhn)或塊進(jìn)行操作。7.5 原因：（1）每當(dāng)進(jìn)行進(jìn)程切換時(shí)，由于新進(jìn)程的虛擬地址（有可能與原進(jìn)程的相同）所指向的物理空間與原進(jìn)程的不同，故需要清空cache（2）操作系統(tǒng)和用戶程序?qū)τ谕粋€(gè)物理地址可能采用兩種以上不同形式的虛擬地址訪問。它們可能會導(dǎo)致同一個(gè)數(shù)據(jù)在虛擬cache中存在兩個(gè)副本。7.6 解：cache不命中是，512%

54、2.5=1.5。（1）考慮了cache不命中是的指令平均執(zhí)行時(shí)間：9.5+1.5=11（時(shí)鐘周期）（2）（11-9.5）/9.5=15.79%它比cache命中時(shí)的指令平均執(zhí)行時(shí)間延長了15.79%。7.7 解：（1）平均每條指令存儲器停頓時(shí)鐘周期數(shù)=“讀”的次數(shù)讀不命中率讀不命中開銷+“寫”的次數(shù)寫不命中率寫不命中開銷=0.84%25+0.54%70=2.2（2）CPU時(shí)間=ICCPI+（存儲停頓周期數(shù)/指令數(shù)）時(shí)鐘周期時(shí)間（3）考慮cache的不命中后，性能為： CPU時(shí)間=IC（2.0+2.2）時(shí)鐘周期時(shí)間 = IC4.2時(shí)鐘周期時(shí)間當(dāng)考慮了cache的不命中影響后，CPI從理想計(jì)算機(jī)的

55、2.0增加到4.2，是原來的2.1倍。7.8 解：平均訪存時(shí)間 = 命中時(shí)間+不命中率不命中開銷（1）平均訪存時(shí)間 = 1 +（13.34%34）= 5.54個(gè)時(shí)鐘周期（2）平均訪存時(shí)間 = 1 + （7.24%34） = 3.462個(gè)時(shí)鐘周期（3）不命中開銷 = 30 + 64 /162 = 38 平均訪存時(shí)間 = 1 +（2.64%38）= 2.003個(gè)時(shí)鐘周期（4）不命中開銷 = 30 + 128 /162 = 46 平均訪存時(shí)間 = 1 +（2.77%46）= 2.274個(gè)時(shí)鐘周期 7.9 解：第一級cache的不命中率（全局和局部）是110/3000，即3.67%；第二級cache的

56、局部不命中率是55/110，即50%，第二級cache的全局不命中率是55/3000，即1.83%。7.10 解：第一級cache的全局命中率 = 它的局部不命中率 = 4%第二級cache的全局不命中率 = 第一級cache的全局不命中率第二級cache局部不命中率 = 4%30%=1.2%第三級cache的全局不命中率 = 第一級cache的全局不命中率第二級cache局部不命中率第三級cache局部不命中率 = 4%30%50%=0.6%7.11 解：采用按寫分配（1）寫直達(dá)cache 訪問命中，有兩種情況： = 1 * GB3 讀命中，不訪問主存； = 2 * GB3 寫命中，更新ca

57、che和主存，訪問主存一次。訪問不命中(mngzhng)，有兩種情況： = 1 * GB3 讀不命中(mngzhng)，將主存中的塊調(diào)入cache中，訪問(fngwn)主存兩次； = 2 * GB3 寫不命中，將要寫的塊調(diào)入cache，訪問主存兩次，再將修改的數(shù)據(jù)寫入cache和主存，訪問主存一次，共三次。上述分析如下所示：訪問命中訪問類型頻率訪問次數(shù)Y讀95%75%=71.3%0Y寫95%25%=23.8%1N讀5%75%=3.8%2N寫5%25%=1.3%3一次訪存請求最后真正的平均訪存次數(shù) = （71.3%0）+（23.8%1）+（3.8%2）+（1.3%3）= 0.35已用帶寬 = 0

58、.35109/109 =35.5%（2）寫回法cache訪問命中，有兩種情況： = 1 * GB3 讀命中，不訪問主存； = 2 * GB3 寫命中，不訪問主存。采用寫回法，只有當(dāng)修改的cache塊被換出時(shí)，才寫入主存。訪問不命中，有一個(gè)塊將被換出，這也有兩種情況： = 1 * GB3 如果被替換的塊沒有修改過，將主存中的塊調(diào)入cache中，訪問主存兩次； = 2 * GB3 如果被替換的塊修改過，則首先將修改的塊寫入主存，需要訪問主存兩次；然后將主存中的塊調(diào)入cache塊中，需要訪問主存兩次，共4次訪問主存。訪問命中塊為臟頻率訪問次數(shù)YN95%70%=66.5%0YY95%30%=28.5%

59、0NN5%70%=3.5%2NY5%30%=1.5%4所以： 一次訪存請求最后真正的平均訪存次數(shù) = 66.5%0 + 28.5%0 + 3.5%2 + 1.5%4 = 0.13 已用帶寬(di kun) = 0.13109/109 = 13% 8.7 課后習(xí)題(xt)8.1 假設(shè)(jish)一臺計(jì)算機(jī)的I/O處理時(shí)間(shjin)占響應(yīng)時(shí)間的10%，當(dāng)I/O性能保持不變，而對CPU的性能分別提高10倍和100倍時(shí)，計(jì)算機(jī)的系統(tǒng)總體性能會出現(xiàn)什么樣的變化？8.2 假設(shè)磁盤子系統(tǒng)的組成部件和它們的MTTF如下：（1） 磁盤子系統(tǒng)由10 個(gè)磁盤構(gòu)成，每個(gè)磁盤的MTTF 為1 000 000小時(shí)。（

60、2）個(gè)SCSI 控制器，其MTTF 為500 000小時(shí)。（3）個(gè)不間斷電源，其MTTF 為200 00小時(shí)。（4） 個(gè)風(fēng)扇，其MTTF 為200 000小時(shí)。（5）根SCSI 連線，其MTTF 為1 000 000小時(shí)。假定每個(gè)部件的正常工作時(shí)間服從指數(shù)分布，即部件的工作時(shí)間與故障出現(xiàn)的概率無關(guān)，同時(shí)假定各部件的故障是相互獨(dú)立的，試計(jì)算整個(gè)系統(tǒng)的MTTF 。8.3 若某磁盤共有200個(gè)柱面，其編號為0199，假設(shè)已完成68號柱面的訪問請求，正在為訪問96號柱面的請求者服務(wù)，還有若干個(gè)請求者在等待服務(wù)，它們依次需要訪問的柱面編號為：175，52，157，36，159、106，l 08，72，請