VHDL語言在電子設(shè)計自動化中應(yīng)用

1、-. z淺議VHDL語言在電子設(shè)計自動化中的應(yīng)用【 摘 要 】 隨著電子技術(shù)和計算機(jī)技術(shù)的迅速開展，電子設(shè)計也變得越來越復(fù)雜，并朝著自動化方向開展，且運用語言進(jìn)展電子設(shè)計成為了一種趨勢，有效地縮短了開發(fā)的周期及效率，其中vhdl語言就是電子設(shè)計中常用的一種語言。本文就vhdl語言在電子設(shè)計自動化中的應(yīng)用進(jìn)展了分析討論?！?關(guān)鍵詞 】 vhdl語言；電子設(shè)計；自動化；應(yīng)用【 abstract 】 along with the electronic technology and the rapid development of puter technology, electronic design

2、 has bee more and more ple*, and toward the development of automation, and the use of language for electronic design has bee a trend, effectively shorten the development cycle and efficiency, in which the vhdl language on the electronic design is monly used in a language, this paper on the vhdl lang

3、uage in electronic design automation application is analyzed and discussed.【 keywords 】 vhdl language; electronic design automation; application0 引言近些年，隨著電子技術(shù)及計算機(jī)技術(shù)的不斷開展，使用原來的方法進(jìn)展系統(tǒng)及芯片的設(shè)計已經(jīng)不能滿足要求了，需要具有更高效率的設(shè)計方法，運用vhdl語言進(jìn)展電子設(shè)計就是在這種情況下開發(fā)的，而且被越來越廣泛地應(yīng)用到電子設(shè)計自動化中，顯著地提高了開發(fā)效率及產(chǎn)品的可靠性。1 電子設(shè)計自動化和vhdl語言概述1.1 電子

4、設(shè)計自動化概述電子設(shè)計自動化又稱為eda技術(shù)，它是在上世紀(jì)70年代的集成電路技術(shù)茂盛開展下誕生的，與集成電路的復(fù)雜度是嚴(yán)密相關(guān)的。在第一代電子設(shè)計自動化eda中，其主要功能是進(jìn)展圖形編輯交互及設(shè)計規(guī)則檢查，所要解決的問題是進(jìn)展pcb布局布線或者晶體管級幅員的設(shè)計；第二代電子自動化設(shè)計eda系統(tǒng)，主要包括邏輯圖的設(shè)計輸入、邏輯綜合、芯片布圖、模擬驗證及印刷電路的版布圖等，隨著集成電路尺寸越來越小、規(guī)模越來越大、速度及頻率越來越高、設(shè)計越來越復(fù)雜，hdl的設(shè)計方案應(yīng)運而生，隨后具有描述語言的vhdl被提出來了。1.2 vhdl語言概述vhdl語言是指超高速集成電路的硬件描述語言，它是一種很快的電路

5、設(shè)計工具，其功能主要包括電路合成、電路描述及電路仿真等電路設(shè)計工作。vhdl語言是由抽象及具體硬件級別進(jìn)展描述的工業(yè)標(biāo)準(zhǔn)語言，它已經(jīng)成為了一種通用硬件設(shè)計的交換媒介，很多工程軟件供給商已經(jīng)把vhdl語言當(dāng)做了eda或cad軟件的輸入/輸出標(biāo)準(zhǔn)，很多eda廠商還提供了vhdl語言編譯器，同時在方針工工具、布圖工具及綜合工具中對vhdl語言提供了支持。2 vhdl語言的特點及開發(fā)流程2.1 vhdl語言主要有幾方面的特點。一是vhdl語言具有較強(qiáng)的描述功能，能夠?qū)χС窒到y(tǒng)的行為級、門級及存放器傳輸級這三個層次進(jìn)展設(shè)計，和其它硬件描述語言相比，vhdl語言的行為描述能力更強(qiáng)，這種較強(qiáng)的行為描述力能夠

6、有效地避開具體器件構(gòu)造，對大規(guī)模的電子系統(tǒng)的邏輯行為進(jìn)展描述與設(shè)計，vhdl語言已經(jīng)成為高層次設(shè)計中的核心，也是它成為了電子設(shè)計系統(tǒng)領(lǐng)域最好的硬件語言描述。二是vhdl語言具有較為豐富的模擬庫函數(shù)及仿真語句，這使它能夠在任何設(shè)計系統(tǒng)中，很早地就能對設(shè)計系統(tǒng)功能中的可行性進(jìn)展查驗，并隨時可以對設(shè)計進(jìn)展模擬仿真，將設(shè)計中的邏輯錯誤消除在組裝前，由于大規(guī)模集成電路及應(yīng)用多層的印刷技術(shù)器件組裝完畢之后，很難進(jìn)展修改，這就使得邏輯模擬變得不可缺少，運用邏輯模擬還能夠減少本錢縮短調(diào)試及設(shè)計周期。對于中小規(guī)模的集成電路，僅運用模擬就能夠獲得成功數(shù)字系統(tǒng)設(shè)計；而大規(guī)模集成電路，則需要運用邏輯模擬進(jìn)展邏輯網(wǎng)絡(luò)設(shè)

7、計的檢查與分析，邏輯模擬系統(tǒng)對于集成電路來說，是不可缺少的重要手段。三是vhdl語言能夠支持大規(guī)模的設(shè)計分解，及已有設(shè)計再利用，大規(guī)模的設(shè)計不可能有一個人獨立地完成，需要多個工程共同的組成，vhdl語言中的設(shè)計實體概念、設(shè)計庫概念、程序包概念為設(shè)計的分解及再利用提供了有力的支持。四是vhdl語言的可讀性好，能夠被計算機(jī)承受也能夠被人類輕易的理解，vhdl語言所書寫的源文件，既可以當(dāng)做文檔又能是程序，這種用源代碼的描述進(jìn)展復(fù)雜的控制邏輯設(shè)計，不僅靈活方便，還能夠?qū)υO(shè)計結(jié)果進(jìn)展保存、交流及重用。五是vhdl語言本身生命周期就較長，在vhdl語言設(shè)計中，并不包含和工藝相關(guān)的信息，其設(shè)計和最終工藝實現(xiàn)

8、是無關(guān)的，能夠使設(shè)計通過門級仿真之后，在用適宜的工具映射到不同的工藝當(dāng)中，當(dāng)工藝進(jìn)展更新時，就不需要進(jìn)展原設(shè)計的修改了，僅改變映射工具就可以了，對于已經(jīng)完成的設(shè)計，尤其是和工藝技術(shù)相關(guān)的參數(shù)可以運用vhdl語言所提供的類屬進(jìn)展描述，或者進(jìn)展子程序功能的調(diào)用，可以在源程序不改變的情況下，僅修改類屬的函數(shù)及參量就可以了，這樣就可以改變電子設(shè)計的規(guī)模及構(gòu)造了。當(dāng)然在vhdl語言也有些缺乏之處，像沒有wait語句、不能處理動態(tài)構(gòu)造、不能等待時序等，但它整體還是有很多優(yōu)點的，并為硬件設(shè)計帶來了很方便，被很多用戶所承受，也得到了很多廠商的有力支持。2.2 vhdl語言的開發(fā)流程vhdl語言的開發(fā)流程主要為

9、文本編輯、功能仿真、邏輯綜合、布局布線、時序仿真及編程下載。其中文本編輯器能夠進(jìn)展vhdl語言環(huán)境的編輯，其文件保存為.vhd的文件；功能仿真是指將文件調(diào)入vhdl的仿真軟件中，并進(jìn)展功能的仿真，對其邏輯功能進(jìn)展檢查以驗證是否正確，也稱為前仿真，對于那些相對簡單的電子設(shè)計可以忽略這一步，在布線完成之后直接進(jìn)展時序仿真；邏輯綜合是指將文件進(jìn)展邏輯綜合并在設(shè)定的約束條件下進(jìn)展綜合，就是把語言綜合成布爾表達(dá)式及信號連接關(guān)系，綜合之后會生成.edf的電子設(shè)計自動化的工業(yè)標(biāo)準(zhǔn)文件；布局布線則是將.edf文件調(diào)到pld廠家所提供的軟件之中進(jìn)展布局布線，這樣就可以把已設(shè)計好的邏輯安放到pld了；時序仿真是指

10、利用布局布線時所獲得的準(zhǔn)確參數(shù)進(jìn)展后仿真的驗證；編程下載所指當(dāng)確認(rèn)方針沒有錯誤后，就將文件儲存到目標(biāo)芯片中。3 vhdl語言在電子設(shè)計自動化中的應(yīng)用3.1 vhdl語言在電子設(shè)計自動化中的應(yīng)用實例以簡單的數(shù)字鐘說明vhdl語言在電子設(shè)計自動化中的應(yīng)用，數(shù)字鐘中主要包括秒s、分min、時h三個主要模塊，這里所指的秒分是60進(jìn)制的計數(shù)源代碼，library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entitytm60 isport(clear,ci,load,clk:in std_logic;beginif(

11、clear=0)thenqh=0000;ql=0000;elseqh=qh+1;end ifelseql=ql+1;end if;end if;end if;end process;end behave;在電子設(shè)計自動化應(yīng)用實例當(dāng)中，我們用到了分、秒計數(shù)器，并將底層的模塊連接成為頂層的文件，從實現(xiàn)簡單的自動數(shù)字時鐘，當(dāng)然還可以對鬧時模塊、報時模塊及校正模塊等進(jìn)展設(shè)計，并與頂層的數(shù)字鐘模塊進(jìn)展連接，運用vhdl語言，能夠使其模塊化，并由頂部向下的設(shè)計，所需要的時間并不長，這個自動化數(shù)字鐘的應(yīng)用是比擬簡單的，但它們的系統(tǒng)理念是相通的。3.2 vhdl語言在電子設(shè)計自動化應(yīng)用中所要注意的問題在電子自

12、動化應(yīng)用中，vhdl語言已經(jīng)成為了主要的硬件描述通用語言，很多電子設(shè)計自動化公司都在應(yīng)用這種語言，從語法的角度來看，與以前所應(yīng)用的c語言或者pascal是相互聯(lián)系的，但是它們之間又是相互區(qū)別的，vhdl語言能夠并行執(zhí)行，與硬件之間有著對應(yīng)的關(guān)系，其描述力是很強(qiáng)的。在一般的構(gòu)造設(shè)計中，主要有支持行為、構(gòu)造及數(shù)據(jù)流的描述方法，在運用vhdl語言的編程中，所要注意的是：一是文件名和實體名要一樣，其后綴均為.vhd，程序的存儲路徑不能有漢字出現(xiàn)，變量要放在構(gòu)造體之中，變量并不是全局量，僅能在進(jìn)程語句及子程序中進(jìn)展使用。二是在編程的時候，幾乎都要運用到std_logic_1164的程序包，僅運用到這個程

13、序包是不夠的，還應(yīng)該依據(jù)運算符的支持?jǐn)?shù)據(jù)類型進(jìn)展其他數(shù)據(jù)包的選擇。三是關(guān)于順序語句和并行語句問題，要把并行語句直接放入構(gòu)造體里就可以了，而順序語句就要放在process里了，雖然process自身是并行語句，但它的部確是順序語句。四是在條件語句中，條件的覆蓋是不完整的，綜合器會把多余的鎖存器引入進(jìn)來，一定要對條件所覆蓋的圍進(jìn)展考慮，通常的處理方法是加上else語句進(jìn)展條件補(bǔ)全，頂層的文件在進(jìn)展存盤時，其文件名是不能和底層的文件名一樣的。4 vhdl語言在電子設(shè)計自動化應(yīng)用中的作用vhdl語言在電子設(shè)計自動化中的應(yīng)用，能夠有效地打破傳統(tǒng)硬件電路的設(shè)計界限，借助硬件的描述語言設(shè)計出與相關(guān)要求相符合

14、的硬件系統(tǒng)，運用vhdl語言對電子設(shè)計自動化的應(yīng)用，與c語言的語法類型是相似的，具有很好的可讀性，掌握起來也較為簡單，運用vhdl語言進(jìn)展硬件電路的設(shè)計打破了原有地先畫出電路的原理圖，再進(jìn)展元器件及實際電路定式的搭建，可以靈活地御用vhdl語言描述的硬件電路功能進(jìn)展信號的連接和定時關(guān)系，在總體行為的設(shè)計一直到最終邏輯形成網(wǎng)絡(luò)表的文件，對于每一步都要進(jìn)展仿真的檢查，在仿真結(jié)果分析中，能夠發(fā)現(xiàn)電子自動化系統(tǒng)的設(shè)計中所存存在的問題，這樣更有利于電子設(shè)計自動化應(yīng)用的完整，并且其設(shè)計效率更高，時間周期更短，vhdl語言已經(jīng)被廣泛地應(yīng)用在電子設(shè)計自動化中了。5 總結(jié)隨著電子技術(shù)和計算機(jī)技術(shù)的不斷開展，電子產(chǎn)品也在迅速開展著，電子設(shè)計自動化技術(shù)改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法及實現(xiàn)手段，而vhdl國際標(biāo)準(zhǔn)語言與電子設(shè)計自動化技術(shù)工具的結(jié)合，能夠有效地降低設(shè)計的風(fēng)險，縮短設(shè)計的時間周期，提高設(shè)計效率，隨著vhdl語言在電子設(shè)計自動化的應(yīng)用越來越廣泛，并將會給硬件的設(shè)計領(lǐng)域帶來很