2022年VHDL設(shè)計(jì)一個(gè)24進(jìn)制BCD碼計(jì)數(shù)器教學(xué)教材_第1頁(yè)
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1、VHDL 設(shè) 計(jì) 一 個(gè) 24 進(jìn) 制 BCD 碼 計(jì) 數(shù) 器 ；：設(shè)計(jì)一個(gè) 24 進(jìn)制 BCD 碼計(jì)數(shù)器；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY h24 IS PORT CLK1HZ : IN STD_LOGIC; EN : IN STD_LOGIC; LOW : OUT STD_LOGIC_VECTOR3 DOWNTO 0; HIGH : OUT STD_LOGIC_VECTOR3 DOWNTO 0 ; E

2、ND h24; ARCHITECTURE rtl of h24 IS SIGNAL LOW_REG : STD_LOGIC_VECTOR3 DOWNTO 0:=0000; SIGNAL HIGH_REG : STD_LOGIC_VECTOR3 DOWNTO 0:=0000; SIGNAL CLR : STD_LOGIC:=0; BEGIN -個(gè)位計(jì)數(shù) LOW_PROC:PROCESSCLK1HZ,EN,CLR BEGIN IF rising_edgeCLK1HZ THEN IF EN = 1 THEN IF LOW_REG = 1001 OR CLR = 1 THEN -23 ：59 進(jìn)位 L

3、OW_REG = 0000; ELSE LOW_REG = LOW_REG + 1; END IF; END IF; END IF; END PROCESS; LOW = LOW_REG; -十位計(jì)數(shù) HIGH_PROC:PROCESSCLK1HZ,EN,CLR BEGIN IF rising_edgeCLK1HZ THEN IF EN = 1 THEN IF CLR = 1 THEN HIGH_REG = 0000; ELSIF LOW_REG = 1001 THEN HIGH_REG = HIGH_REG + 1; END IF; END IF; END IF; END PROCESS; HIGH = HIGH_REG; CLR = 1 WHEN LOW_REG = 0

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