數(shù)字電路設(shè)計(jì)中的基本概念

1、數(shù)字電路設(shè)計(jì)中的基本概念周曉波電信學(xué)院516836268/9/20221Contents建立時(shí)間和保持時(shí)間1FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象2如何處理毛刺3清除和置位信號(hào) 4觸發(fā)器和鎖存器58/9/20222建立時(shí)間和保持時(shí)間建立時(shí)間：建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間 保持時(shí)間：保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間 8/9/202238/9/20224example關(guān)于建立時(shí)間保持時(shí)間的考慮題目：時(shí)鐘周期為T，觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2ma

2、x，最小為T2min。問(wèn)：觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間T4應(yīng)滿足什么條件？8/9/20225分析Tffpd：觸發(fā)器輸出的響應(yīng)時(shí)間，也就是觸發(fā)器的輸出在clk時(shí)鐘上升沿到來(lái)之后多長(zhǎng)的時(shí)間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時(shí)。 Tcomb：觸發(fā)器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。 Tsetup：建立時(shí)間 Thold：保持時(shí)間 Tclk：時(shí)鐘周期 建立時(shí)間容限：相當(dāng)于保護(hù)時(shí)間，這里要求建立時(shí)間容限大于等于0。 保持時(shí)間容限：保持時(shí)間容限也要求大于等于0。 8/9/20226圖18/9/20227建立時(shí)間由上圖可知，建立時(shí)間容限Tclk-Tffpd(max)

3、-Tcomb(max)-Tsetup，根據(jù)建立時(shí)間容限0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup0，可以得到觸發(fā)器D2的TsetupTclk-Tffpd(max)-Tcomb(max)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得到TsetupT-T2max。 8/9/20228圖28/9/20229保持時(shí)間由上圖可知，保持時(shí)間容限+TholdTffpd(min)+Tcomb(min)，所以保持時(shí)間容限Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時(shí)間容限0，也就是Tffpd(min)+Tcomb(min)-Thold0可以得

4、到觸發(fā)器D2的TholdTffpd(min)+Tcomb(min)，由于題目沒(méi)有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得到TholdT2min。關(guān)于保持時(shí)間的理解就是，在觸發(fā)器D2的輸入信號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá)D2的輸入端的話，將會(huì)破壞D2本來(lái)應(yīng)該保持的數(shù)據(jù)。8/9/202210結(jié)論建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間;決定了觸發(fā)器之間的組合邏輯的最大延遲.保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間.決定了觸發(fā)器之間的組合邏輯的最小延遲.8/9/202211Contents建立時(shí)間和保持

5、時(shí)間1FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象2如何處理毛刺3清除和置位信號(hào) 4觸發(fā)器和鎖存器58/9/202212FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象 信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為毛刺。 8/9/202213如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說(shuō)明該電路存在冒險(xiǎn)。 8/9/2022148/9/2

6、022158/9/202216可以概括的講，只要輸入信號(hào)同時(shí)變化，（經(jīng)過(guò)內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。 將它們的輸出直接連接到時(shí)鐘輸入端、清零或置位端口的設(shè)計(jì)方法是錯(cuò)誤的，這可能會(huì)導(dǎo)致嚴(yán)重的后果。 8/9/202217冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。 8/9/202218Contents建立時(shí)間和保持時(shí)間1FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象2如何處理毛刺3清除和置位信號(hào) 4觸發(fā)器和鎖存器58/9/202219如何處理毛刺通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條

7、件，來(lái)減少毛刺的發(fā)生。 8/9/202220毛刺并不是對(duì)所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。 8/9/202221D觸發(fā)器的D輸入端對(duì)毛刺不敏感。 根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。 8/9/202222去除毛刺的一種常見(jiàn)的方法是利用D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn)，在輸出信號(hào)的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號(hào)，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。

8、8/9/2022238/9/2022248/9/202225Contents建立時(shí)間和保持時(shí)間1FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象2如何處理毛刺3清除和置位信號(hào) 4觸發(fā)器和鎖存器58/9/202226清除和置位信號(hào) 全局的清零和置位信號(hào)必須經(jīng)過(guò)全局的清零和置位管腳輸入，因?yàn)樗麄円矊儆谌值馁Y源，其扇出能力大，而且在FPGA內(nèi)部是直接連接到所有的觸發(fā)器的置位和清零端的，這樣的做法會(huì)使芯片的工作可靠、性能穩(wěn)定，而使用普通的IO腳則不能保證該性能。 8/9/202227Contents建立時(shí)間和保持時(shí)間1FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象2如何處理毛刺3清除和置位信號(hào) 4觸發(fā)器和鎖存器58/9/202228觸發(fā)器和鎖存