EDA課件EDA設(shè)計(jì)流程

1、EDA 技術(shù)實(shí)用教程第 2 章 EDA設(shè)計(jì)流程及其工具 2.1 設(shè)計(jì)流程 圖2-1 應(yīng)用于FPGA/CPLD的EDA開(kāi)發(fā)流程 2.1 設(shè)計(jì)流程 2.1.1 設(shè)計(jì)輸入(原理圖HDL文本編輯) 1. 圖形輸入 狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖 2. HDL文本輸入 將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。 2.1 設(shè)計(jì)流程 2.1.2 綜合 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合

2、，最終獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 2.1.3 適配 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。 2.1 設(shè)計(jì)流程 2.1.4 時(shí)序仿真與功能仿真 時(shí)序仿真 接近真實(shí)器件運(yùn)行特性的仿真 功能仿真 直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬 2.1.5 編程下載 2.1.6 硬件測(cè)試 2.2 ASIC及其設(shè)計(jì)流程 ASIC(Application Specific Integrated Circuits，專(zhuān)用集成電路) 圖2-2 ASIC分類(lèi) 2.2 ASIC及其設(shè)計(jì)流程 2.2.1 ASIC設(shè)計(jì)方法

3、 圖2-3 ASIC實(shí)現(xiàn)方法 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 2.2.2 一般ASIC設(shè)計(jì)的流程 圖2-4 ASIC設(shè)計(jì)流程 2.3 常用EDA工具 2.3.1 設(shè)計(jì)輸入編輯器 2.3.2 HDL綜合

4、器 FPGA Compiler II、DC-FPGA綜合器、Synplify Pro綜合器、LeonardoSpectrum綜合器和Precision RTL Synthesis綜合器 2.3.3 仿真器 VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器 2.3.4 適配器 2.3.5 下載器2.4 QuartusII 簡(jiǎn)介 圖1-9 Quartus II設(shè)計(jì)流程 2.5 IP核簡(jiǎn)介 IP (Intellectual Property) 軟IP 固IP 硬IP 習(xí) 題 1-1 敘述EDA的FPGA/CPLD設(shè)計(jì)流程。 1-2 IP是什么？IP與EDA技術(shù)的關(guān)系是什么？ 1-3 敘述ASIC的設(shè)計(jì)方法。 1-4 FPGA/CPLD