Synopsys-實驗系列3-數(shù)字電路仿真-VCS

1、Synopsys 實驗系列3_數(shù)字電路仿真_VCSVerilog Compile Simulator2010.12.16大綱VCS的簡介1用VCS模擬仿真的流程2仿真的具體流程3現(xiàn)場演示4VCS （Verilog Compile Simulator）1、編譯型的Verilog模擬器2、支持OVI標準的Verilog HDL語言、PLI和SDF 3、具有目前行業(yè)中最高的模擬性能 4、出色的內(nèi)存管理能力 5、支持千萬門級的ASIC設計 VCS （Verilog Compile Simulator）提供VeraLite、CycleC等智能驗證方法 a）支持混合語言仿真 b）集成了Virsim圖形用戶

2、界面c）提供了對模擬結果的交互和后處理分析 VCS結合了節(jié)拍式算法和事件驅動算法 a）具有高性能、大規(guī)模和高精度的特點b）適用于從行為級、門級、RTL到Sign-Off等各個階段的模擬仿真 VCS特點Synopsys Complete SoC Verification SolutionRTL級模擬仿真流程門級模擬仿真流程VCSCompiler generates optimized executable simulationSimulator 1）Executes user testbench 2）Reports simulation resultsDebugger 1）Text-based:

3、 Command Line Interface (CLI) 2） GUI-based: VirSim and DVE VCS中的幫助文檔VCS中的幫助文檔VCS仿真流程Compile Verilog source into an executable simulation % vcs design.vRun executable simv to perform simulation % ./simvDebug Verilog designVCS仿真流程sources_files 源程序-R ： executes simulation binary immediately after compi

4、lation-Xman=4 ： combines all source files into a single file “tokens.v”VCS仿真流程VCS仿真流程% ./simv run_time_optionsrun_time_options -s： stops simulation at time 0VCS仿真流程VCS仿真流程編譯所有的Verilog源文件，包括測試文件VCS仿真流程VCS生成仿真使用的二進制的測試文件啟動仿真文件開始仿真測試VCS仿真流程仿真結果的輸出VCS DebuggingVerilog System Task calls $display、$monitor

5、、$time、$stop、$finishVCS CLI（command line interface）VCS VirSimVCS DVEInvoke CLIInvoke CLICLI的一些命令CLI下的簡單示例CLI下的簡單示例CLI下的簡單示例Debug a Verilog design using VirSimVirSim概況：是基于 OSF/Motif 的圖形化仿真調(diào)試系統(tǒng)利用 Virsim與 VCS交互式的工作方式可以在模擬的過程中顯示仿真結果結果可以存到一種叫做 VCD+的文件中支持三種基本的調(diào)試方式：波形、結構和代碼支持標準 Verilog 的所有函數(shù)、語法、系統(tǒng)調(diào)用和編程語言接口

6、VirSim兩種運行方式 Interactive mode （交互模式） 允許實時的控制仿真的進行，允許在模擬的過程中改變寄存器的值或者設置，這些改變會實時地影響到模擬的結果。VirSim兩種運行方式Post-processing mode（后臺處理方式） 先輸出用戶指定選擇的信號及其變化過程到一個文件中，然后可以用 VirSim來分析這個文件。該文件是 VCD+類型的，VCD+文件是一種二進制的格式，里面記錄了 VCS模擬的結果，和信號的變化歷史等信息。交互式調(diào)用Virsim（方法一）交互式調(diào)用Virsim（法二）VirSim的調(diào)用Debug a Verilog design using V

7、irSimVirsim界面和功能介紹交互式窗口界面菜單欄工具欄歷史欄命令行輸入用戶自定義區(qū)交互仿真控制區(qū)斷點的分類硬斷點：是調(diào)用了 verilog 的系統(tǒng)函數(shù)$stop 的這類斷點軟斷點：是在交互環(huán)境中用 tbreak 命令產(chǎn)生的斷點信號變化斷點：是在模擬過程中定義了敏感信號，當這個信號一旦有變化，就會中斷模擬過程層次窗口界面菜單欄工具欄層次結構層次窗口界面層次結構，可以表示出來的有：模塊、任務、函數(shù)、有名塊、信號、寄存器、線網(wǎng)、輸入輸出等。拖動到其他的窗口波形窗口界面菜單欄工具欄文件標識區(qū)波形顯示區(qū)源程序窗口界面源程序窗口界面源程序窗口界面單步運行設置斷點寄存器窗口界面Menu barToo

8、l barValue change icons寄存器窗口界面按下紅色按鈕，就會模擬到任一信號有變化為止，高亮顯示。作輔助圖形，和信號一起做標簽，保存，可便于檢查信號。邏輯窗口界面邏輯窗口界面模塊結構比較復雜的時候，方便檢查是否有連接錯誤信號變化軟中斷功能：暫停狀態(tài)下，點擊綠色按鈕，所選信號就會模擬到下一個變化時刻，并且暫停下來；點擊紅色按鈕，運行到當前視圖任一個信號有變就停。Virsim有三種基本的調(diào)試方式： 波形、結構和代碼，多種方式協(xié)同調(diào)試時能更容易找到錯誤。Post-processing（后臺處理模式）先用批處理方式產(chǎn)生需要的信號到 VCD+的文件中再分析這個 VCD+文件Post-pr

9、ocessing（后臺處理模式）批處理方式編譯并且運行 myfile.v % vcs -R -I myfile.v -R 指用批處理方式， -I指明了 vcs自動包含+cli(command line interface)、-P(PLI table)和-lm(數(shù)學庫 math library)。批處理完，就可以用RPP 參數(shù)來調(diào)用調(diào)試器% vcs RPP myfile.v在菜單中選擇加載已經(jīng)產(chǎn)生了的 VCD+文件（默認的產(chǎn)生的 VCD+文件名為 vcdplus.vpd）如何產(chǎn)生VCD+文件通過在源代碼中加入相應系統(tǒng)函數(shù)來產(chǎn)生，如$vcdpluson()，或者$vcdplustraceon()。

10、例： initial begin $vcdpluson(example.n1); /產(chǎn)生 VCD+文件 $vcdplustraceon; /允許源代碼級的調(diào)試 end Invoking DVEFrom the Command Line%vcs debug_all source files%./simv -gui tbugFrom the GUI%dveFrom the Command LineFrom GUINew projectOpen projectDVE ComponentsTop Level WindowWave WindowList WindowSchematic WindowTop

11、 Level WindowHierarchyBrowserData PaneMenu barTool barSource windowConsoleConsole tableTcl Command-lineInterfaceDataTarget Window ControlStatusEdit Menu文本操作標記View Menuschematic viewsC1指針Wave windowSimulator MenuRunHierarchy BrowserData PaneSource Pane有效斷點無效斷點ConsoleThe Waveform WindowSignal PaneWaveform PaneLow