電子測試與實驗技術：第四階段實驗 ISP器件的設計與應用

1、第四階段實驗ISP器件的設計與應用一、實驗目的二、實驗內容與要求三、ISP器件的開發(fā)流程五、設計舉例四、EDA Pro2K實驗系統(tǒng)介紹ISP器件的設計與應用掌握可編程邏輯器件的應用開發(fā)技術 設計輸入、編譯、仿真和器件編程 ；熟悉一種EDA軟件使用 ；初步掌握Verilog HDL語言的編程方法；掌握層次化的設計方法。一、實驗目的練習1 十進制計數(shù)器（舉例）用原理圖構成一個有清零和使能功能的十進制計遞增數(shù)器（建議用74161宏模塊）編譯和仿真分配引腳并再次進行編譯下載二、實驗內容與要求（共4周）練習2 大小比較器和60進制計數(shù)器輸入大小比較器的原理圖 (見實驗四十六圖10.46.1)編譯和仿真自

2、己完成60進制計數(shù)器設計與仿真ISP器件的設計與應用二、實驗內容與要求練習3 籃球24秒定時器的設計（舉例）實驗要求參見 p241實驗三十三(圖8.33.1)用Verilog HDL描述24秒定時器的功能編譯和仿真引腳分配并再次進行編譯下載練習4數(shù)字鐘電路的設計（自己完成）ISP器件的設計與應用基本要求： （見教材289頁，要求自己完成）具有“秒”、“分”、“時”計時功能，小時按24小時制計時。具有校時功能，能夠對“分”和“小時”進行調整。具有整點報時功能。在59分51秒、53秒、55秒、57秒發(fā)出低音512Hz信號，在59分59秒時發(fā)出一次高音1024Hz信號，音響持續(xù)1秒鐘，在1000Hz

3、音響結束時刻為整點。外電路提供3路時鐘信號（2048Hz/1024Hz/1Hz）和譯碼顯示電路。 選做內容：小時改為12進制，即由112。鬧鐘數(shù)字鐘電路設計（實驗五十一） 三、ISP器件的開發(fā)流程四、EDA Pro2K實驗系統(tǒng)介紹可用資源8個數(shù)碼顯示（含8421譯碼）可顯示09，AF8個LED發(fā)光管顯示1個帶驅動的小型揚聲器（蜂鳴器）8個按鍵4組時鐘源可用資源使用方法引腳分配（鎖定）資源名稱引腳名稱引腳號功能說明CLK01/4/16/64/1024/4096/16384/65536/12M/24M/48M 1/2/8 CLK1CLK2CLK335671024/4096/32768 12M/24

4、M/48M D8/D7/D6/D5 81/80/79/78 紅/黃/綠/綠 D4/D3/D2/D1 73/72/71/70綠/綠/黃/紅 LED蜂鳴器時鐘SPK83資源引腳名稱引腳號模式二 K8/K7/K6/K5 19/18/17/16 2ms脈沖 K4/K3/K2/K1 11/10/9/8 按鍵模式一 模式三 琴鍵電平 乒乓電平 乒乓電平 琴鍵電平 乒乓電平 可用資源使用方法引腳分配（鎖定）資源引腳名稱引腳號38/39/47/48 30/35/36/37 SM8_ B0/B1/B2/B365/66/67/68 60/61/62/64 53/54/58/59 49/50/51/52 25/27

5、/28/29 21/22/23/24 數(shù)碼管8 數(shù)碼管7 數(shù)碼管6 數(shù)碼管5 數(shù)碼管4 數(shù)碼管3數(shù)碼管2 數(shù)碼管1 SM7_ B0/B1/B2/B3SM6_ B0/B1/B2/B3SM5_ B0/B1/B2/B3SM4_ B0/B1/B2/B3SM3_ B0/B1/B2/B3SM2_ B0/B1/B2/B3SM1_ B0/B1/B2/B31. 十進制計數(shù)器的原理圖設計進入MAXPLUSII軟件，點擊 ，新建一個原理圖文件（選Graphic Editor file），按下頁圖輸入原理圖；雙擊空白處，輸入74161，回車，點擊左鍵，放元件；重復上述操作，放元件與非門（NAND2）、參考地（GND）

6、、輸入/輸出引腳（INPUT/OUTPUT）；雙擊引腳名稱處，更改引腳名稱；選擇所用器件：Assign/Device-選FLEX10K系列EPF10K10LC84-4；存盤。注意：必須存在某一個文件夾中。A. 輸入原理圖文件：五、設計舉例1. 十進制計數(shù)器的原理圖設計B. 編譯原理圖文件：將當前的原理圖文件設置成為當前的工程：選File/Project/Set Project to Current File(或按Ctrl+Shift+J)；編譯當前工程中的所有文件：MAX+plus II/compiler；點擊Start按鈕，開始編譯。1. 十進制計數(shù)器的原理圖設計C. 對設計進行仿真：新建一

7、個波形文件：點擊 ，選擇波形編輯器；1. 十進制計數(shù)器的原理圖設計點擊OK按鈕，進入波形編輯器；C. 對設計進行仿真：1. 十進制計數(shù)器的原理圖設計從網(wǎng)表中加入輸入、輸出信號節(jié)點到當前的文件：選Node/Enter Nodes from SNF；(1)點擊List，列出所有信號(2)點擊，選出需要的輸入、輸出信號(3)點擊OK，確定C. 對設計進行仿真：1. 十進制計數(shù)器的原理圖設計選擇柵格尺寸：選Options/Grid size；將選定信號的值設為0設定仿真時間長度：選File/End time(此處設定為30us)；利用左邊的快捷圖標，編輯輸入（節(jié)點）信號的波形；將選定信號的值設為1任意

8、值x高阻值z對選中的信號取反設定計數(shù)器的時鐘信號clk設定總線信號C. 對設計進行仿真：1. 十進制計數(shù)器的原理圖設計可參考下圖設定輸入信號：選用默認的文件名存盤；仿真： 選MAX+plus II/Simulator,在彈出的對話框中點擊Start開始仿真，再點擊Open SCF，可看到仿真波形。C. 對設計進行仿真：按住shift鍵，選中QD、QC、QB、QA4個信號，然后點擊右鍵，選Enter Group，輸入總線名稱Q3.0，可以看到以總線形式顯示的波形。1. 十進制計數(shù)器的原理圖設計D. 分配輸入、輸出信號在器件上的引腳號：1. 十進制計數(shù)器的原理圖設計選MAX+plus II/ Fl

9、oorplan Editor，進入版圖編輯環(huán)境；選Layout/Device View，得到芯片的引腳圖；D. 分配輸入、輸出信號在器件上的引腳號：選Layout/Current Assignments Floorplan，以當前的引腳分配作為標準 ；根據(jù)實驗板外接資源進行引腳分配，方法是：選中右上方待分配的引腳，按住左鍵并拖放到相應的引腳上去。按Delete鍵，可刪除錯誤的分配。D. 分配輸入、輸出信號在器件上的引腳號： 引腳分配的結果：CLK 3, CLRN 8, EN 9, QA21, QB22, QC23, QD24 ； 引腳分配完成后，重新編譯一次，則分配的引腳生效 （選MAX+pl

10、us II/Compiler）。E. 對器件進行編程：選MAX+plus II/Programmer，彈出編程對話框；檢查編程文件名(t161.sof)和器件（EPF10K10LC84-4）是否正確；若正確，接上硬件后，點擊Configure按鈕，直接對器件編程。若錯誤，選File/Select Programming File，重新選編程文件。2. 十進制計數(shù)器的Verilog HDL設計/* 帶有異步清零功能的十進制計數(shù)器 */module CNT10 (nclr,clk,Q) input clk, nclr; output 3:0 Q; reg 3:0 Q;always (posedge

11、 clk or negedge nclr) begin if (!nclr) Q = 4b000; /clear else if (Q=9) Q = 4b000; else Q = Q + 1; endendmodule3. 籃球24秒定時器的Verilog HDL設計（1）具有顯示24S（24秒）計時功能；（2）設置外部操作開關，控制計時器的直接清零、啟動和暫停/連續(xù)功能；（3）計時器為24S遞減計時器，其計時間隔為1S；（4）計時器遞減計時到零時，數(shù)碼顯示器不能滅燈，同時發(fā)出光電報警信號。 設計要求： Verilog HDL程序參考下頁：module basketball30 (Timer

12、H, TimerL, alarm, clk, nclr, nload, nstop); input clk, nclr, nload, nstop; wire clk, nclr, nload, nstop; output 3:0 TimerH, TimerL; reg 3:0 TimerH, TimerL; output alarm; always (posedge clk or negedge nclr or negedge nstop or negedge nload) beginif (!nclr) TimerH, TimerL = 8h00; /clearelse if (!nloa

13、d) TimerH, TimerL = 8h24; /Load numberelse if (!nstop) TimerH, TimerL = TimerH, TimerL; /stop counterelse if (TimerH, TimerL = 8h00) /if Timer=0, hold 0 no_change begin TimerH, TimerL = TimerH, TimerL; endelse if (TimerL=0) begin TimerH = TimerH - 1; TimerL = 9; endelse begin TimerH = TimerH; TimerL

14、 = TimerL - 1;end end assign alarm = (TimerH, TimerL = = 8h00) & (nclr = = 1b1)& (nload = = 1b1); /alarmendmodule在MAX+plus II中實現(xiàn)籃球24秒注意事項：（2）存盤時，選用.v作為Verilog HDL的擴展名，且文件名必須與模塊名相同；（1）輸入Verilog HDL源程序時，使用文本編輯器,方法如下：進入MAXPLUSII軟件，點擊 ，新建一個文本文件（選Text Editor file）；（3）編譯、仿真、引腳分配與原理圖輸入時相同。2006-2007學年第一學期考試安排考試時間：第21周星期天（1月21日）(晚上)：7：00-8：30專 業(yè)班 級考試課程教室編號電子0405電子測試與實驗西十二S109電子0406電子測試與實驗西十二S1