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1、半導體存儲器補充1第1頁,共52頁,2022年,5月20日,1點46分,星期二Intel 2164A的工作方式與時序 讀操作在對Intel 2164A的讀操作過程中,它要接收來自CPU的地址信號,經(jīng)譯碼選中相應的存儲單元后,把其中保存的一位信息通過Dout數(shù)據(jù)輸出引腳送至系統(tǒng)數(shù)據(jù)總線。從時序圖中可以看出,讀周期是由行地址選通信號 有效開始的,要求行地址要先于 信號有效,并且必須在 有效后再維持一段時間。同樣,為了保證列地址 的可靠鎖存,列地址也應領先于列地址鎖存信號 有效,且列地址也必須在 有效后再保持一段時間。要從指定的單元中讀取信息,必須在 有效后,使 也有效。由于從 有效起到指定單元的信

2、息讀出送到數(shù)據(jù)總線上需要一定的時間,因此,存儲單元中信息讀出的時間就與 開始有效的時刻有關。Intel 2164A的讀操作時序如圖6-3所示。第2頁,共52頁,2022年,5月20日,1點46分,星期二圖6-3 Intel 2164A讀操作的時序第3頁,共52頁,2022年,5月20日,1點46分,星期二Intel 2164A的工作方式與時序 寫操作在Intel 2164A的寫操作過程中,它同樣通過地址總線接收CPU發(fā)來的行、列地址信號,選中相應的存儲單元后,要選定寫入的單元, 和 必須都有效,而且行地址必須領先 有效 ,列地址同樣處理。Intel2164A的寫操作時序如圖6-4所示。4第4頁

3、,共52頁,2022年,5月20日,1點46分,星期二圖6-4 Intel 2164A寫操作的時序5第5頁,共52頁,2022年,5月20日,1點46分,星期二Intel 2164A的工作方式與時序 讀-修改-寫操作這種操作的性質(zhì)類似于讀操作與寫操作的組合,但它并不是簡單地由兩個單獨的讀周期與寫周期組合起來,而是在 和 同時有效的情況下,由 信號控制,先實現(xiàn)讀出,待修改之后,再實現(xiàn)寫入。其操作時序如圖6-5所示。6第6頁,共52頁,2022年,5月20日,1點46分,星期二圖6-5 Intel 2164A讀-修改-寫操作的時序Tds7第7頁,共52頁,2022年,5月20日,1點46分,星期二

4、 刷新操作 Intel 2164A內(nèi)部有4128個讀出放大器,在進行刷新操作時,芯片只接收從地址總線上發(fā)來的行地址(其中RA7不起作用),由RA0RA6共七根行地址線在四個存儲矩陣中各選中一行,共4128個單元,分別將其中所保存的信息輸出到4128個讀出放大器中,經(jīng)放大后,再寫回到原單元,即可實現(xiàn)512個單元的刷新操作。這樣,經(jīng)過128個刷新周期就可完成整個存儲體的刷新。 8第8頁,共52頁,2022年,5月20日,1點46分,星期二圖6-6 Intel 2164A唯有效刷新操作的時序9第9頁,共52頁,2022年,5月20日,1點46分,星期二現(xiàn)代內(nèi)存條FPM DRAM:Fast Page

5、Mode DRAM快速頁面模式動態(tài)存儲器。EDO DRAM: Extended Data Out DRAM擴展數(shù)據(jù)輸出動態(tài)存儲器,SDRAM:Synchronous DRAM同步動態(tài)存儲器10第10頁,共52頁,2022年,5月20日,1點46分,星期二DDR:DDR內(nèi)存能夠提供比傳統(tǒng)SDRAM內(nèi)存快四倍,比DDR內(nèi)存快兩倍的工作頻率RDRAM:Rambus DRAM高頻動態(tài)存儲器。DDR SDRAM: Double Data Rate SDRAM雙倍速率同步動態(tài)隨機存儲器11第11頁,共52頁,2022年,5月20日,1點46分,星期二例6.1 用1K4的2114芯片構成lK8的存儲器系統(tǒng)。

6、分析: 由于每個芯片的容量為1K,故滿足存儲器系統(tǒng)的容量要求。但由于每個芯片只能提供4位數(shù)據(jù),故需用2片這樣的芯片,它們分別提供4位數(shù)據(jù)至系統(tǒng)的數(shù)據(jù)總線,以滿足存儲器系統(tǒng)的字長要求。1存儲器芯片的位擴充(位擴展法)適用場合:存儲器芯片的容量滿足存儲器系統(tǒng)的要求,但其字長小于存儲器系統(tǒng)的要求。12第12頁,共52頁,2022年,5月20日,1點46分,星期二設計要點:將每個芯片的10位地址線按引腳名稱一一并聯(lián),按次序逐根接至系統(tǒng)地址總線的低10位。數(shù)據(jù)線則按芯片編號連接,1號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D3,2號芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D4-D7。兩個芯片的 端并在

7、一起后接至系統(tǒng)控制總線的存儲器寫信號(如CPU為8086/8088,也可由 和 M或IO/ 的組合來承擔)。 引腳也分別并聯(lián)后接至地址譯碼器的輸出,而地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔。13第13頁,共52頁,2022年,5月20日,1點46分,星期二當存儲器工作時,系統(tǒng)根據(jù)高位地址的譯碼同時選中兩個芯片,而地址碼的低位也同時到達每一個芯片,從而選中它們的同一個單元。在讀/寫信號的作用下,兩個芯片的數(shù)據(jù)同時讀出,送上系統(tǒng)數(shù)據(jù)總線,產(chǎn)生一個字節(jié)的輸出,或者同時將來自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫入存儲器。14第14頁,共52頁,2022年,5月20日,1點46分,星期二根據(jù)硬件連線圖,我們還可

8、以進一步分析出該存儲器的地址分配范圍如下:(假設只考慮16位地址) 地 址 碼 芯 片 的 地 址 范 圍A15 A12 A11 A10 A9 A0 0 0 0 0 0 0 0 0 H : : : : 0 0 1 1 0 3 F F H表示可以任選值,在這里我們均選0。這種擴展存儲器的方法就稱為位擴展,它可以適用于多種芯片,如可以用8片2164A組成一個64K8的存儲器等。15第15頁,共52頁,2022年,5月20日,1點46分,星期二2存儲器芯片的字擴充適用場合:存儲器芯片的字長符合存儲器系統(tǒng)的要求,但其容量太小。例6.2 用2K8的2716存儲器芯片組成8K8的存儲器系統(tǒng)。分析:由于每個

9、芯片的字長為8位,故滿足存儲器系統(tǒng)的字長要求。但由于每個芯片只能提供2K個存儲單元,故需用4片這樣的芯片,以滿足存儲器系統(tǒng)的容量要求。16第16頁,共52頁,2022年,5月20日,1點46分,星期二設計要點:同位擴充方式相似先將每個芯片的11位地址線按引腳名稱一 一并聯(lián),然后按次序逐根接至系統(tǒng)地址總線的低11位。將每個芯片的8位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D7。兩個芯片的 端并在一起后接至系統(tǒng)控制總線的存儲器讀信號(這樣連接的原因同位擴充方式),它們的 引腳分別接至地址譯碼器的不同輸出,地址譯碼器的輸入則由系統(tǒng)地址總線的高位來承擔。17第17頁,共52頁,2022年,5月20日,1點4

10、6分,星期二當存儲器工作時,根據(jù)高位地址的不同,系統(tǒng)通過譯碼器分別選中不同的芯片,低位地址碼則同時到達每一個芯片,選中它們的相應單元。在讀信號的作用下,選中芯片的數(shù)據(jù)被讀出,送上系統(tǒng)數(shù)據(jù)總線,產(chǎn)生一個字節(jié)的輸出。18第18頁,共52頁,2022年,5月20日,1點46分,星期二同樣,根據(jù)硬件連線圖,我們也可以進一步分析出該存儲器的地址分配范圍如下表:(假設只考慮16位地址)19第19頁,共52頁,2022年,5月20日,1點46分,星期二地 址 碼 芯片的地址范圍 對應芯片編號A15 . A13 A12 A11 A10 A9 .A0 0 0 0 0 0 0 0 0 0 H : : 2716-1

11、 0 0 1 1 1 0 7 F F H 0 1 0 0 0 0 8 0 0 H : : 2716-2 0 1 1 1 1 0 F F F H 1 0 0 0 0 1 0 0 0 H : : 2716-3 1 0 1 1 1 1 7 F F H 1 1 0 0 0 1 8 0 0 H : : 2716-4 1 1 1 1 1 1 F F F H表示可以任選值,在這里我們均選0。20第20頁,共52頁,2022年,5月20日,1點46分,星期二3同時進行位擴充與字擴充適用場合:存儲器芯片的字長和容量均不符合存儲器系統(tǒng)的要求,這時就需要用多片這樣的芯片同時進行位擴充和字擴充,以滿足系統(tǒng)的要求。例6

12、.3 用1K4的2114芯片組成2K8的存儲器系統(tǒng)。分析:由于芯片的字長為4位,因此首先需用采用位擴充的方法,用兩片芯片組成1K8的存儲器。再采用字擴充的方法來擴充容量,使用兩組經(jīng)過上述位擴充的芯片組來完成。21第21頁,共52頁,2022年,5月20日,1點46分,星期二設計要點:每個芯片的10根地址信號引腳直接接至系統(tǒng)地址總線的低10位,每組兩個芯片的4位數(shù)據(jù)線分別接至系統(tǒng)數(shù)據(jù)總線的高/低四位。地址碼的A10、A11經(jīng)譯碼后的輸出,分別作為兩組芯片的片選信號,每個芯片的控制端直接接到CPU的讀/寫控制端上,以實現(xiàn)對存儲器的讀/寫控制。硬件連線如下圖所示22第22頁,共52頁,2022年,5

13、月20日,1點46分,星期二當存儲器工作時,根據(jù)高位地址的不同,系統(tǒng)通過譯碼器分別選中不同的芯片組,低位地址碼則同時到達每一個芯片組,選中它們的相應單元。在讀/寫信號的作用下,選中芯片組的數(shù)據(jù)被讀出,送上系統(tǒng)數(shù)據(jù)總線,產(chǎn)生一個字節(jié)的輸出,或者將來自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫入芯片組。23第23頁,共52頁,2022年,5月20日,1點46分,星期二同樣,根據(jù)硬件連線圖,我們也可以進一步分析出該存儲器的地址分配范圍如下:表示可以任選值,在這里我們均選0。地 址 碼 芯片的地址范圍 對應芯片編號 A15 . A13 A12 A11 A10 A9 .A0 0 0 0 0 0 0 0 0 H : : 21

14、14-1 0 0 1 1 0 3 F F H 0 1 0 0 0 4 0 0 H : : 2114-2 0 1 1 1 0 7 F F H24第24頁,共52頁,2022年,5月20日,1點46分,星期二作業(yè):從以上地址分析可知,此存儲器的地址范圍是0000H-07FFH。如果系統(tǒng)規(guī)定存儲器的地址范圍從0800H開始,并要連續(xù)存放,對以上硬件連線圖該如何改動呢?并指出片選控制的譯碼方式 提示:由于低位地址仍從0開始,因此低位地址仍直接接至芯片組。于是,要改動的是譯碼器和高位地址的連接。我們可以將兩個芯片組的片選輸入端分別接至譯碼器的Y2和Y3輸出端,即當A11、A10為10時,選中2114-1

15、,則該芯片組的地址范圍為 0800H-0BFFH,而當A11、A10為11時,選中2114-2,則該芯片組的地址范圍為 0C00H-0FFFH。同時,保證高位地址為0(即A15-A12為0)。這樣,此存儲器的地址范圍就是0800H-0FFFH了。 25第25頁,共52頁,2022年,5月20日,1點46分,星期二例6.4 一個存儲器系統(tǒng)包括2K RAM和8K ROM,分別用1K4的2114芯片和2K8的2716芯片組成。要求ROM的地址從1000H開始,RAM的地址從3000H開始。完成硬件連線及相應的地址分配表。分析:該存儲器的設計可以參考本節(jié)的例6.2和例6.3。所不同的是,要根據(jù)題目的要

16、求,按規(guī)定的地址范圍,設計各芯片或芯片組片選信號的連接方式。整個存儲器的硬件連線如下圖所示。26第26頁,共52頁,2022年,5月20日,1點46分,星期二27第27頁,共52頁,2022年,5月20日,1點46分,星期二根據(jù)硬件連線圖,我們可以分析出該存儲器的地址分配范圍如下。(假設只考慮16位地址) 地 址 碼 芯片的地址范圍 對應芯片編號 0 0 0 1 0 0 0.0 1 0 0 0 H : : 2716-1 0 0 0 1 0 1 1.1 1 7 F F HA15 A14 A13 A12 A11 A10 A9 . A0 0 0 0 1 1 0 0 .0 1 8 0 0 H : :

17、2716-2 0 0 0 1 1 1 1 .1 1 F F F H 0 0 1 0 0 0 0 .0 2 0 0 0 H : : 2716-3 0 0 1 0 0 1 1.1 2 7 F F H 0 0 1 0 1 0 0 .0 2 8 0 0 H : : 2716-4 0 0 1 0 1 1 1 .1 2 F F F H28第28頁,共52頁,2022年,5月20日,1點46分,星期二地 址 碼 芯片的地址范圍 對應芯片編號續(xù)表:A15 A14 A13 A12 A11 A10 A9 . A0 0 0 1 1 0 0 0 .0 3 0 0 0 H : : 2114-1 0 0 1 1 0 1

18、1 .1 3 3 F F H 0 0 1 1 1 0 0 .0 3 8 0 0 H : : 2114-2 0 0 1 1 1 1 1 .1 3 B F F H29第29頁,共52頁,2022年,5月20日,1點46分,星期二EPROM30第30頁,共52頁,2022年,5月20日,1點46分,星期二在讀操作時,片選信號應為低電平,輸出允許控制信號也為低電平讀周期由地址有效開始,經(jīng)時間TACC后,所選中單元的內(nèi)容就可由存儲陣列中讀出,但能否送至外部的數(shù)據(jù)總線,還取決于片選信號和輸出允許信號。時序中規(guī)定,必須從有效經(jīng)過TCE時間以及從有效經(jīng)過時間TOE,芯片的輸出三態(tài)門才能完全打開,數(shù)據(jù)才能送到數(shù)

19、據(jù)總線。Intel2716讀時序圖 31第31頁,共52頁,2022年,5月20日,1點46分,星期二閃存的歷史 閃存最早的發(fā)明者是Intel,在1980年,為了解決EEPROM只能以位(bit)為單位進行寫入和刪除的慢速和成本高的缺陷,Intel在EEPROM基礎上開發(fā)出了能以塊為單位進行讀寫的閃存,因此Flash RAM也被稱為快擦寫存儲器。到了1988年,Intel正式推出了NOR型閃存,而日本的東芝公司則在1987年提交了以EEPROM為基礎開發(fā)的NAND型閃存技術設計,1989年正式推出相關的產(chǎn)品。 32第32頁,共52頁,2022年,5月20日,1點46分,星期二NOR技術NOR技

20、術閃速存儲器是最早出現(xiàn)的Flash Memory,目前仍是多數(shù)供應商支持的技術架構,它源于傳統(tǒng)的EPROM器件。與其它Flash Memory技術相比,具有可靠性高、隨機讀取速度快的優(yōu)勢。支持代碼本地運行,在擦除和編程操作較少而直接執(zhí)行代碼的場合,尤其是代碼(指令)存儲的應用中廣泛使用。由于NOR技術Flash Memory的擦除和編程速度較慢,而且很難實現(xiàn)較高的存儲密度,尺寸又較大。因此擦除和編程操作所花費的時間很長,在純數(shù)據(jù)存儲和文件存儲的應用中,NOR技術顯得力不從心。NOR型閃存主要用于手機、掌上電腦等需要直接運行代碼的場合 廠商:Intel、AMD + 富士通(Spansion )、

21、三星33第33頁,共52頁,2022年,5月20日,1點46分,星期二NAND技術NAND技術 Flash Memory具有以下特點:以頁為單位進行讀和編程操作,1頁為256或512字節(jié);以塊為單位進行擦除操作,1塊為4K、8K或16K字節(jié)。具有快編程和快擦除的功能,其塊擦除時間是2ms;而NOR技術的塊擦除時間達到幾百ms。數(shù)據(jù)、地址采用同一總線,實現(xiàn)串行讀取。隨機讀取速度慢且不能按字節(jié)隨機編程。芯片尺寸小,引腳少,是位成本(bit cost)最低的固態(tài)存儲器,突破了每兆字節(jié)0.1元的價格限制。芯片包含有失效塊,其數(shù)目最大可達到335塊(取決于存儲器密度)。失效塊不會影響有效塊的性能,但設計

22、者需要將失效塊在地址映射表中屏蔽起來。無法支持代碼本地執(zhí)行。 廠商:三星 、東芝、現(xiàn)代、Intel、富士通基于NAND的存儲器可以取代硬盤或其它塊設備。34第34頁,共52頁,2022年,5月20日,1點46分,星期二NOR與NAND的單元結構35第35頁,共52頁,2022年,5月20日,1點46分,星期二NOR與NAND的架構36第36頁,共52頁,2022年,5月20日,1點46分,星期二NOR與NAND在晶體管連接方式上有明顯不同,前者保證了隨機訪問能力,后者則有效的縮小了占用空間37第37頁,共52頁,2022年,5月20日,1點46分,星期二常見的存儲器擴充裝置CF擴充裝Compa

23、ct Flash所有Windows CE 支持38第38頁,共52頁,2022年,5月20日,1點46分,星期二常見的存儲器擴充裝置SD擴充裝置(Secure Digital)Panasonic Scandisk Toshiba39第39頁,共52頁,2022年,5月20日,1點46分,星期二常見的存儲器擴充裝置Memory StickSony40第40頁,共52頁,2022年,5月20日,1點46分,星期二U盤簡介41第41頁,共52頁,2022年,5月20日,1點46分,星期二USB是由Intel、IBM、Microsoft、Compaq、Digital、NEC、Northern Tele

24、com七家公司聯(lián)合推出的一種串行總線規(guī)范.USB(Universal Serial Bus)通用串行總線簡介42第42頁,共52頁,2022年,5月20日,1點46分,星期二1996推出USB1.0版本:低速15MbPs、高速12MbPs20004推出USB2.0版本:低速15MbPs、全速12MbPs、高速達480 MbPs43第43頁,共52頁,2022年,5月20日,1點46分,星期二1即插即用,可自動識別總線上的設備并為其配置軟件和硬件資源。2可以動態(tài)連接和重新配置外設,支持熱插拔功能。3總線上的設備的傳輸帶寬可以從幾Kbps到幾百Mbps,速率最高可達480Mbpss。一.USB的主

25、要特點44第44頁,共52頁,2022年,5月20日,1點46分,星期二4允許最多達127臺USB設備同時操作。5可向USB總線上設備供電,USB設備也可自備電源。6具有很高的容錯性能,協(xié)議中規(guī)定了出錯處理和差錯恢復機制。 此外USB總線還具有使用靈活、性價比高等特點。45第45頁,共52頁,2022年,5月20日,1點46分,星期二紅電源線,+5V(4.755.25V)黑地線綠D+白D-注: D+ 、D-為傳輸數(shù)據(jù)的信號線,傳輸?shù)男盘枮椴罘中盘?。D+ - D- 200mv時,表示傳送數(shù)據(jù) 1;D+ - D- - 200mv時,表示傳送數(shù)據(jù) 0;二接口信號線(4根)46第46頁,共52頁,2022年,5月20日,1點46分,星期二USB是一種串行總線,數(shù)據(jù)逐位依次傳送。USB系統(tǒng)中數(shù)據(jù)的編碼方式為NRZI碼,這種編碼方式既能保證數(shù)據(jù)傳送的完整性,又不需要獨立的時鐘信號和數(shù)據(jù)一起傳送 NRZI(Non Return to Zero Invert),即反向不歸零碼。當遇到0 信號時發(fā)生跳變,而遇到1信號時保持不變。數(shù)據(jù)流中的跳變使解碼器可以與收到

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