qsys配套程序設(shè)計(jì)方案原理

1、Qsys_PIO_設(shè)計(jì)方1. PIO具有Avalon接口的并行輸入/輸出(parallelinput/outputPIO)核器 Qsys_PIO_設(shè)計(jì)方1. PIO具有Avalon接口的并行輸入/輸出(parallelinput/outputPIO)核器 接口。I/O 端口既可以連接片上用戶邏輯，也可以連接FPGA 與外設(shè)連接的I/O 控制PIO核中斷請求（IRQ）輸出能夠確定一個(gè)基于輸入信號的中斷。PIOSOPCBuilder提供的并且易于集成到任何由SOPCBuilder2. 功能描每個(gè)PIO32個(gè)I/O讀/的Avalon-MM接口控制PIO端口。在主機(jī)控制下，PIO輸入端口的數(shù)據(jù)，并驅(qū)動

2、數(shù)據(jù)到輸出端口。當(dāng)PIO端口直接與I/O引腳相連時(shí)，主機(jī)通過寫PIO核中的控制寄存器對I/O1理器系統(tǒng)使用多個(gè)PIO 核的例子，其中，一個(gè)用于控制LED；一個(gè)用于捕獲來自片上復(fù)位請求控制邏輯的邊緣；另一個(gè)控制片外 LCD 顯示。在集成到SOPCBuilder創(chuàng)建的系統(tǒng)時(shí)，PIO核有2種用戶可見功 器erruptmask和edgecapture132個(gè)I/OI/O 端口既可與在集成到SOPCBuilder創(chuàng)建的系統(tǒng)時(shí)，PIO核有2種用戶可見功 器erruptmask和edgecapture132個(gè)I/OI/O 端口既可與邏輯相連接，也可驅(qū)動連接到片外設(shè)備的I/O 腳。寄存器通過Avalon-MM

3、 接口提供到I/O 端口的接口。下面的表格是這些寄數(shù)據(jù)輸入/輸出PIO核的I/O端口既可以連接片上邏輯也可以連接片外邏輯，PIO核可以配置為輸入、輸出或雙向。若用來控制雙向 I/O 引腳，則 PIO 核提供具有三態(tài)控制邊沿捕獲到高的跳變、高到低的跳變或者 2 種跳變均捕獲。只要在輸入端檢測到邊沿，該條IRQLevel-sensitive（電平檢測） PIO 核硬件能檢測一個(gè)高電平，可類型能觸發(fā) IRQ。3. 3IRQ的PIO3IRQ的PIOAvalon-MM 接口PIO核的Avalon-MM接口由一個(gè)單個(gè)的Avalon-MM從端口組成。從端口有 Avalon-MM 讀寫傳輸?shù)幕竟δ埽珹val

4、on-MM 從端口提IRQ 輸出PIO 核4SOPC Builder中實(shí)例化PIO設(shè)計(jì)者在SOPCBuilder中使用MegaWizard向?qū)砼渲糜布匦栽O(shè)置。下Basic Settings（基本設(shè)置 則I/O 端口寬為n 位。InputOptions（輸入選項(xiàng)InputOptions（輸入選項(xiàng)）IRQ產(chǎn)生設(shè)置。邊沿捕獲寄存器Capture（同步捕獲當(dāng)Synchronouslycapture（同步捕獲）打開時(shí)，PIO核包含邊沿捕獲寄存器， edgecaptureInputOptions（輸入選項(xiàng)InputOptions（輸入選項(xiàng)）IRQ產(chǎn)生設(shè)置。邊沿捕獲寄存器Capture（同步捕獲當(dāng)Syn

5、chronouslycapture（同步捕獲）打開時(shí)，PIO核包含邊沿捕獲寄存器， edgecapture。用戶必須進(jìn)一步指定邊沿探測的類型：RisingEdge（上升沿Falling Edge（下降沿） EitherEdge（上升下降沿） it Clearing for Edge Capture Register（邊沿捕獲寄存器的使能位打開it-clearing for edge capture register（位，寫 1 到邊沿捕獲寄存器的位。例如，為了清除邊沿捕獲寄存器的位 6，可以寫 01000000 到寄存器。中e)portsPIO 位共 個(gè)設(shè)備引腳用于驅(qū)動Input ports

6、Output ports 當(dāng)GenerateIRQ（IRQ）被打開，且一個(gè)指定的事件在輸入端口發(fā)生時(shí)，PIOIRQIRQ事件的原因：Level（電平） 當(dāng)一個(gè)指定的輸入為高，并且在掩碼）寄存器中該輸入的中斷是使能的，核產(chǎn)生一個(gè) IRQ。Edge（邊沿）當(dāng)GenerateIRQ（IRQ） 仿SimulationO 當(dāng)GenerateIRQ（IRQ）被打開，且一個(gè)指定的事件在輸入端口發(fā)生時(shí)，PIOIRQIRQ事件的原因：Level（電平） 當(dāng)一個(gè)指定的輸入為高，并且在掩碼）寄存器中該輸入的中斷是使能的，核產(chǎn)生一個(gè) IRQ。Edge（邊沿）當(dāng)GenerateIRQ（IRQ） 仿SimulationO

7、 Driveinputsto 5. PIO 核支持所有的Altera 編程這一節(jié)描述PIO HAL 系統(tǒng)結(jié)構(gòu)。對于 Nios II 處理器用戶，Altera 提供了定義 或者ANSIC。Nios計(jì)，它們示范了PIO 核的用法。特別是 count_binary.c 例子，使用PIO LED，并且用PIO 文PIO寄存信，表 2 假定 PIO I/O 端口被配置為n 位寬度。2PIO(n-2100讀R寫W1方向寄存器 寫任何edgecapture，會清 0 所有數(shù)據(jù)寄存器Data寄存器返回的呈現(xiàn)在輸入端口的值。如果PIO寫datainput-only（只輸入）data寄存器無影響。如果PIO寫任何

8、edgecapture，會清 0 所有數(shù)據(jù)寄存器Data寄存器返回的呈現(xiàn)在輸入端口的值。如果PIO寫datainput-only（只輸入）data寄存器無影響。如果PIO核硬件被配direction（方向）1（輸出）方向寄存器當(dāng)位n1時(shí)，端口ndata（數(shù)據(jù)）寄存器的相應(yīng)位驅(qū)動direction 寄存器不存在，在這種情況下，讀direction 返回一個(gè)未定義的值，寫 direction 無影響。0，所以所有雙向I/O端口都被配置為輸入。如果那些PIO 端口被連接到FPGA 器件的引腳，則這些引腳保持高阻狀態(tài)。在雙向模式，為了改變PIO 端口的方向，要重新編程direction 寄存器。中寄存

9、器 輸入端口中斷。中斷行為取決于PIO 不能產(chǎn)生 IRQ，讀erruptmask erruptmask寄存器的位都是0，所以所有的PIO端口中2中寄存器 某位為 1，允許相應(yīng)端口的中斷。3邊沿捕獲寄存器 4W5W邊沿捕獲寄存器如果edgecapture（邊沿捕獲）寄存器中的n 被設(shè)置1，在輸入n上的邊沿將會被探測到。Avalon-MM 主外設(shè)能夠讀edgecapture 寄存器以確定是否有一個(gè)邊沿出現(xiàn)在任何PIO 輸入端口。寫任何值到edgecapture 將清除寄器只能在硬件被配置位捕獲邊沿時(shí)存在。如果PIO 核沒有被配置成捕獲邊沿，讀edgecapture 將返回一個(gè)未定義的值，寫邊沿捕獲

10、寄存器如果edgecapture（邊沿捕獲）寄存器中的n 被設(shè)置1，在輸入n上的邊沿將會被探測到。Avalon-MM 主外設(shè)能夠讀edgecapture 寄存器以確定是否有一個(gè)邊沿出現(xiàn)在任何PIO 輸入端口。寫任何值到edgecapture 將清除寄器只能在硬件被配置位捕獲邊沿時(shí)存在。如果PIO 核沒有被配置成捕獲邊沿，讀edgecapture 將返回一個(gè)未定義的值，寫edgecapture 無影響。輸出置位和輸出清零寄存器你可以使用輸出置位和輸出清零（outset和 到outset0 x08（00001000）到3 lear0中斷行為既能夠讀data 寄存器，也能夠edgecapture 寄

11、存器以確定那一個(gè)輸入端口1時(shí)，IRQedgecapture和 erruptmask1時(shí)，IRQ被確定。IRQ保持確定直到禁用 erruptmask 中相應(yīng)的位或者寫edgecapture 相應(yīng)的位以明確地確認(rèn)為止。文PIOaltera_avalon_pio_regs.hPIO下altera_avalon_pio_regs.h 文：#ifndef ALTERA_AVALON_PIO_REGS_H #define ALTERA_AVALON_PIO_REGS_H #includeDRESS_NATIVE(base, 0)#define IOWR(base,0,DRESS_NATIVE(base, 1)#define IOWR(base,DRESS_NATIVE(base, 0)#define IOWR(base,0,DRESS_NATIVE(base, 1)#define IOWR(base,1,DRESS_NATIVE(base, 2)IOWR(base, 2, data) DRESS_NATIVE(base, 3)IOWR(base, 3, data) RESS_NATIVE(base, 4)#define IOWR(base,4,ADDRESS_NATIVE(b