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1、 相對(duì)于傳統(tǒng)的軟件描述語言,并行語句結(jié)構(gòu)是最具VHDL特色的。在VHDL中,并行語句具有多種語句格式,各種并行語句在結(jié)構(gòu)體中的執(zhí)行是同步進(jìn)行的,或者說是并行運(yùn)行的,其執(zhí)行方式與書寫的順序無關(guān)。在執(zhí)行中,并行語句之間可以有信息往來,也可以是相互獨(dú)立、互不相關(guān)的。 4.4.2 VHDL并行語句 相對(duì)于傳統(tǒng)的軟件描述語言,并行語句結(jié)構(gòu)是 結(jié)構(gòu)體中的并行語句模塊 生成語句條件信號(hào)賦值語句元件例化語句并行信號(hào)賦值語句塊語句進(jìn)程語句并行過程調(diào)用語句信號(hào)信號(hào)信號(hào)信號(hào)信號(hào)信號(hào)ARCHITECTUREEND ARCHITECTURE 結(jié)構(gòu)體中的并行語句模塊 生成語句條件信號(hào)賦值語句并行語句在結(jié)構(gòu)體中的使用格式如
2、下:ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 說明語句BEGIN 并行語句END ARCHITECTURE 結(jié)構(gòu)體名; 并行語句在結(jié)構(gòu)體中的使用格式如下: 1. 進(jìn)程語句(1)PROCESS語句結(jié)構(gòu)的一般表達(dá)格式如下: 進(jìn)程標(biāo)號(hào): PROCESS ( 敏感信號(hào)參數(shù)表 ) IS 進(jìn)程說明部分 BEGIN 順序語句 END PROCESS 進(jìn)程標(biāo)號(hào); 1. 進(jìn)程語句(2)進(jìn)程結(jié)構(gòu)組成 進(jìn)程說明部分順序描述語句部分敏感信號(hào)參數(shù)表(2)進(jìn)程結(jié)構(gòu)組成 進(jìn)程說明部分順序描述語句部分敏感信號(hào)參數(shù)(3)進(jìn)程要點(diǎn) 1. PROCESS為一無限循環(huán)語句 2. PROCESS中的順序語句具有明顯的順序
3、/并行運(yùn)行雙重性 3. 進(jìn)程必須由敏感信號(hào)的變化來啟動(dòng) 4. 進(jìn)程語句本身是并行語句 5. 信號(hào)是多個(gè)進(jìn)程間的通信線 6. 一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 (3)進(jìn)程要點(diǎn) 1. PROCESS為一無限循環(huán)語句 2. (b)結(jié)構(gòu)圖圖4-2 mul對(duì)應(yīng)的實(shí)體圖和結(jié)構(gòu)圖【例4-19】PROCESS語句舉例library ieee; -庫描述use ieee.std_logic_1164.all; -程序包描述entity mul is port (a, b, c, selx, sely:in bit; data_out :out bit );end mul;architectu
4、re ex of mul is signal temp : bit;beginp_a : process (a, b, selx) begin if (selx = 0) then temp = a; else temp = b; end if; end progress p_a;p_b: progress(temp, c, sely) begin if (sely=0) then data_out = temp; else data_out = c; end if; end progress p_b;end architecture ex; (a) 實(shí)體圖abcselx selydata_o
5、ut (b)結(jié)構(gòu)圖【例4-19】PROCESS語句舉例(2. 塊(BLOCK)語句BLOCK語句格式如下: 塊標(biāo)號(hào):BLOCK (塊保護(hù)表達(dá)式) 接口說明 類屬說明 BEGIN 并行語句1;并行語句2; END BLOCK塊標(biāo)號(hào);2. 塊(BLOCK)語句BLOCK語句格式如下: 3. 并行信號(hào)賦值語句 并行信號(hào)賦值語句有三種形式:簡(jiǎn)單信號(hào)賦值語句、條件信號(hào)賦值語句和選擇信號(hào)賦值語句。 這三種信號(hào)賦值語句的共同點(diǎn)是:賦值目標(biāo)必須都是信號(hào),所有賦值語句與其他并行語句一樣,在結(jié)構(gòu)體內(nèi)的執(zhí)行是同時(shí)發(fā)生的,與它們的書寫順序和是否在塊語句中沒有關(guān)系。 3. 并行信號(hào)賦值語句(1)簡(jiǎn)單信號(hào)賦值語句 賦值目
6、標(biāo) = 表達(dá)式; ARCHITECTURE curt OF bc1 ISSIGNAL s1, e, f, g, h : STD_LOGIC ;BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ;END ARCHITECTURE curt; (1)簡(jiǎn)單信號(hào)賦值語句 賦值目標(biāo) = 表達(dá)式; ARCHI(2)條件信號(hào)賦值語句 賦值目標(biāo) = 表達(dá)式 WHEN 賦值條件 ELSE 表達(dá)式 WHEN 賦值條件 ELSE . 表達(dá)式 ; (2)條件信號(hào)賦值語句 賦值目標(biāo) = 表達(dá)式 WHEN 賦【例】
7、ENTITY mux IS PORT ( a,b,c : IN BIT ; p1,p2 : IN BIT ; z : OUT BIT ); END; ARCHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c WHEN OTHERS ; END; 【例】(3)選擇信號(hào)賦值語句 WITH 選擇表達(dá)式 SELECT 賦值目標(biāo)信號(hào) = 表達(dá)式 WHEN 選擇值, 表達(dá)式 WHEN 選擇值, . 表達(dá)式 WHEN 選擇值; (3)選擇信號(hào)賦值語句 WITH 選擇表達(dá)式 SELECT 【例4-20】選擇信號(hào)賦
8、值語句舉例LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder IS PORT ( a, b, c : IN STD_LOGIC; data1,data2 : IN STD_LOGIC; dataout : OUT STD_LOGIC );END decoder;ARCHITECTURE concunt OF decoder IS SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ; BEGIN instruction =
9、c & b & a ; WITH instruction SELECT dataout 實(shí)際連接端口名,.); - 元件定義語句為:- 元件例化語句為:4.元件例化語句 COMPONENT 元件名 IS例化名 名字關(guān)聯(lián)方式:例化元件的端口名和關(guān)聯(lián)了(連接)符號(hào)“=”兩者都必須存在。位置關(guān)聯(lián)方式:端口名和關(guān)聯(lián)連接符號(hào)都可省去,在PORT MAP子句總共,只要列出當(dāng)前系統(tǒng)中的連接實(shí)體端口名就行了。名字關(guān)聯(lián)方式:例化元件的端口名和關(guān)聯(lián)了(連接)符號(hào)“=”兩 5.GENERATE語句 GENERATE語句用來產(chǎn)生多個(gè)相同的結(jié)構(gòu),適合于生成存儲(chǔ)器陣列和寄存器陣列。 GENERATE語句有兩種格式:格式1
10、: 標(biāo)號(hào) FOR 循環(huán)變量 IN 取值范圍 GENERATE說明 BEGIN 并發(fā)處理語句; END GENERATE 標(biāo)號(hào); FOR-GENERATE語句在形式上與FOR-LOOP語句相象,但結(jié)構(gòu)中前者是并發(fā)處理,后者是順序處理。故FOR-GENERATE語句結(jié)構(gòu)中不能使用EXIT和NEXT語句。 在FOR-GENERATE語句中,變量 i 不需要事先定義。 5.GENERATE語句格式1: 標(biāo)號(hào) FOR 格式2: 標(biāo)號(hào): IF 條件 GENERATE 說明 BEGIN 并發(fā)處理語句; END GENERATE 標(biāo)號(hào); IF-GENERATE語句在形式上與IF語句相象,但結(jié)構(gòu)中沒有ELSE項(xiàng)。 IF-GENERATE語句是并發(fā)處理的,
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