ALU(算術邏輯運算單元)的設計南京理工大學紫金學院vhdl實驗報告

EDA試驗報告試驗名稱：ALU(算術規(guī)律運算單元)的設計姓學班名：通信時間：2023南京理工大學紫金學院電光系一、試驗目的1、學習包集和元件例化語句的使用。2、學習ALU二、試驗原理1、ALUALU1所示，主要由算術運算單元、規(guī)律單元、選擇單元構成。1ALU1所示。12、元件、包集在構造體的層次化設計中,承受構造描述方法就是通過調用庫中的元件或者已經(jīng)設計好的互聯(lián)。如ALU是由算術單元、規(guī)律單元、多路復用器相互連接而構成。而以上三個模塊是由相應的VHDL代碼產(chǎn)生的，在VHDL件例化語句。元件例化語句分為元件聲明和元件例化。元件聲明在VHDL代碼中要引入設計好的模塊，首先要在構造體的說明局部對要引入的模塊進展說明。然后使用元件例化語句引入模塊。元件聲明語句格式：component引入的元件〔或模塊〕名port(端口說明);endcomponent;留意：元件說明語句要放在“architecture”和“begin”之間。元件例化語句為將引入的元件正確地嵌入到高一層的構造體描述中與構造體相應端口信號正確地連接起來，元件例化語句可以實現(xiàn)該功能。元件例化語句格式：標號名：元件名〔模塊名〕portmap〔端口映射〕；標號名是元件例化語句的唯一標識，且構造體中的標識必需是唯一的；端口映射分為：位置映射、名稱映射。位置映射指portmap中實際信號的書寫挨次與component中端口說明中的信號書寫挨次全都，位置映射對書寫挨次要求很嚴格，不能顛倒；名稱映射指portmap中將引用的元件的端口信號名稱賜予構造體中要使用元件的各個信號，名稱映射的書寫挨次要求不嚴格，挨次可以顛倒。包集一工程的不同VHDLVHDL代碼的編寫，簡化電路設計，故引入包集。包集也稱為程序包。包說明列出全部項的名稱，而程序包體給出各項的細節(jié)。要內容如下：對象〔常量、變量、信號〕的數(shù)據(jù)類型說明。對象〔常量、變量、信號〕子類型的數(shù)值范圍說明。函數(shù)與過程說明。元件語句說明。程序包說明的書寫格式如下：package程序包名is說明語句；end程序包名；程序包名：設計者自定義便于記憶的標識符。說明語句：包括各種類型的說明語句。程序包體書寫格式如下：packagebody程序包名is挨次語句；end程序包名；需要使用程序包，可以使用use語句制定要使用的程序包。如：usework.程序包名.all;三、試驗內容1、建立工程、輸入代碼算術單元arith_unitlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityarith_unitisport(a,b:instd_logic_vector(7downto0);sel:instd_logic_vector(2downto0);cin:instd_logic;x:outstd_logic_vector(7downto0));endarith_unit;architecturearith_unitofarith_unitisbeginwithselselectx<=awhen“000“,a+1when“001“,a-1when“010“,bwhen“011“,b+1when“100“,b-1when“101“,a+bwhen“110“,a+b+cinwhen“111“,nullwhenothers;endarith_unit;規(guī)律單元logic_unitlibraryieee;useieee.std_logic_1164.all;entitylogic_unitisport(a,b:instd_logic_vector(7downto0);sel:instd_logic_vector(2downto0);x:outstd_logic_vector(7downto0));endlogic_unit;architecturelogic_unitoflogic_unitisbeginwithselselectx<=notawhen“000“,notbwhen“001“,aandbwhen“010“,aorbwhen“011“,anandbwhen“100“,anorbwhen“101“,axorbwhen“110“,axorbwhen“111“,nullwhenothers;endlogic_unit;多路復用器sellibraryieee;useieee.std_logic_1164.all;entitymuxisport(arith,logic:instd_logic_vector(7downto0);sel:instd_logic_vector(3downto0);x:outstd_logic_vector(7downto0));endmux;architecturemuxofmuxisbeginwithsel(3)selectx<=arithwhen”0”,logicwhen”1”,nullwhenothers;endmux;packagelibraryieee;useieee.std_logic_1164.all;packagealuiscomponentarith_unitisport(a,b:instd_logic_vector(7downto0);sel:instd_logic_vector(2downto0);cin:instd_logic;x:outstd_logic_vector(7downto0));endcomponent;componentlogic_unitisport(a,b:instd_logic_vector(7downto0);sel:instd_logic_vector(2downto0);x:outstd_logic_vector(7downto0));endcomponent;componentmuxisport(arith,logic:instd_logic_vector(7downto0);sel:instd_logic_vector(3downto0);x:outstd_logic_vector(7downto0));endcomponent;endalu;alu_unitlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;usework.alu.all;entityalu_unitisport(a,b:instd_logic_vector(7downto0);cin:instd_logic;clk:instd_logic;sel:bufferstd_logic_vector(3downto0);y:outstd_logic_vector(7downto0));endalu_unit;architecturealu_unitofalu_unitissignalx1,x2:std_logic_vector(7downto0);beginprocess(clk)variables:std_logic_vector(3downto0);beginif(clk”eventandclk=”1”)thens:=s+1;endif;sel<=s;endprocess;U1:arith_unitportmap(a,b,sel(2downto0),cin,x