探究RocketIOTM GTP在串行高速接口中的位寬設(shè)計

【W(wǎng)ord版本下載可任意編輯】探究RocketIOTMGTP在串行高速接口中的位寬設(shè)計0引言

二十世紀(jì)六七十年代，集成電路技術(shù)取得了大幅進(jìn)步，大量元件可以集成到一個小小的芯片上，因此，當(dāng)時的計算機(jī)系統(tǒng)便開始普遍采用并行通訊處理機(jī)制。但是，隨著技術(shù)進(jìn)步和速度需求的提升，人們發(fā)現(xiàn)，并行通訊也存在很多弊端。

High-SpeedSerialInterface（HSSI）高速串行接口（HSSI）HSSI是一個由CiscoSystem和T3plusNetworking公司共同推出的串行接口標(biāo)準(zhǔn)。它的數(shù)據(jù)傳輸率為52Mbps,遠(yuǎn)的傳輸距離為15米（50英尺）。它類似于通常連接計算機(jī)和調(diào)制解調(diào)器的RS-232和V.35接口，但是傳輸速度更高。

近幾年，在接口互聯(lián)技術(shù)范圍內(nèi)，高速串行接口正在迅速取代并行拓?fù)錁?gòu)造而成為流行的接口標(biāo)準(zhǔn)。當(dāng)今很多公用互連標(biāo)準(zhǔn)都是基于串行傳輸來實(shí)現(xiàn)速度的躍升。

為了迎合串行高速接口技術(shù)開發(fā)的廣闊前景，Xilinx公司在推出的Virtex-5FPGA以及配套的Virtex-5RocketIOTMGTP收發(fā)中開始支持多種協(xié)議，如SATA2.0傳輸協(xié)議。SATA（SerialATA）。

為此，本文在對Virtex-5RocketIOTMGTP開展了解的根底上，針對串行高速接口開發(fā)中位寬不匹配的問題，提出了一種位寬轉(zhuǎn)換方法，以解決Virtex-5RocketI0TMGTP無法直接應(yīng)用于某些串行高速接口開發(fā)的問題，并就SATA2.0接口開發(fā)中該問題的解決方案開展詳細(xì)闡述。

1SATA2.0協(xié)議數(shù)據(jù)的相關(guān)操作構(gòu)造

根據(jù)SATA2.0協(xié)議規(guī)定，系統(tǒng)開展數(shù)據(jù)操作和傳輸時的基本單位是Dword（Double、word），共計32bit,由低有效字wordO和高有效字wordl組成，也可以看做是由byte0~byte3四個有效字節(jié)組成。其相互關(guān)系如圖1所示。

原語（primitive）是主機(jī)與設(shè)備間鏈路層交互的載體，一般由一個帶有控制字符byteO和附加字符bvtel-byte3的Dword組成，SATA2.0協(xié)議將原語的byte0稱為K字符，將附加字符bytel一byte3稱為D字符，由不同的K字符和D字符可以構(gòu)成原語組。字符內(nèi)容由8B/10B轉(zhuǎn)換中的6-4分組確定。其原語組的編碼如下表1所列。

無論是在傳輸還是在操作過程中，都要保證每個Dword的正確性和完整性。

另外，目前高速數(shù)據(jù)傳輸接口或總線常用8B/10B編碼來編碼，其根本目的是實(shí)現(xiàn)直流平衡。當(dāng)高速串行流的邏輯1或邏輯0有多個位沒有變化時，信號的轉(zhuǎn)換就會因?yàn)殡妷何浑A的關(guān)系而造成信號錯誤。直流平衡的好處便是可以克服以上問題。8B/10B編碼是目前許多高速串行總線采用的一種編碼機(jī)制。該編碼技術(shù)的基本精神很簡單，就是將8個位經(jīng)過映射的機(jī)制轉(zhuǎn)化為10個位的字碼，但它平衡了位流中0與l的數(shù)量。

8B/10B編碼是將一組連續(xù)的8位數(shù)據(jù)分解成兩組數(shù)據(jù)，一組3位，一組5位，經(jīng)過編碼后分別構(gòu)成一組4位代碼和一組6位代碼，從而組成一組10位的數(shù)據(jù)發(fā)送出去。其8B/10B編解碼過程如圖2所示。

Xilinx公司推出的Virtex-5FPGA以及配套的Virtex-5RocketI0TMGTP收發(fā)器只支持16bit接口位寬的數(shù)據(jù)傳輸。由于這與SATA2.0協(xié)議的相關(guān)規(guī)定出現(xiàn)了偏差，因而要求在數(shù)據(jù)進(jìn)入設(shè)計主體邏輯前后要開展合并以及分解。

由于GTP附帶的2bit控制字節(jié)指示信號rxcharisk可用以表征接收到了K字符，故實(shí)際的數(shù)據(jù)需要從150MHz（16+2）bit轉(zhuǎn)換為75MHz（32+4）bit.但由于16bit和32bit的并行數(shù)據(jù)是主體。

2位寬轉(zhuǎn)換

根據(jù)SATA2.0協(xié)議的規(guī)定和Virrex-5RocketIOTMGTP的特性，以及SATA2.0接口邏輯中需要提取原語（primitive）開展邏輯控制的要求，16bit和32bit位寬的相互轉(zhuǎn)換不能簡單的開展word合并拆解，而是需要實(shí)現(xiàn)圖1中wordO和wordl的正確組合。這就要求系統(tǒng)能夠在提取原語和數(shù)據(jù)組幀之前，及時開展Dword邊界校正，以保證后續(xù)處理的正確。

2.116bit至32bit位寬轉(zhuǎn)換模塊

該模塊將GTP接收后的150MHz16bit并行數(shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)處理邏輯可以工作的75MHz32bit的并行數(shù)據(jù)。圖3所示為其位寬轉(zhuǎn)換要求示意圖。

由于在轉(zhuǎn)換開始時，必須正確地將2個相關(guān)的16bitWord組合成一個32bitDW,但不能將一個DW的低字跟相鄰的一個DW的高字組合成一個DW,否則邏輯處理時就會出錯。圖4所示是16Bit轉(zhuǎn)32bit的實(shí)現(xiàn)邏輯示意圖。

對于這個問題，Xilinx提供了非對稱的異步FIFO,但這樣又會造成較大的延時，同時無法防止圖4所示的DW組合轉(zhuǎn)換不當(dāng)?shù)膯栴}。這樣就使得FIF0的控制邏輯比較復(fù)雜，而數(shù)據(jù)的延時又較大，又會致使性能下降，有些得不償失，也不符合SATA2.0的高速低延遲要求。

為了降低延時，同時簡化邏輯，筆者設(shè)計了一個滑動窗口位寬轉(zhuǎn)換器，其中滑動窗口的作用就在于尋找到正確的DW邊界，防止不當(dāng)?shù)腄W組合轉(zhuǎn)換。150MHz時鐘和75MHz時鐘的相位一致是這種轉(zhuǎn)換穩(wěn)定開展的保障，而xilinxVirtex-5xc5vlx50tFPGA恰恰通過DCM提供了這樣兩個穩(wěn)定時鐘，因此，這兩個時鐘必須接到DCM響應(yīng)頻率的輸出。

利用3個18bit存放器可以組成一個右移的存放器組，輸入按的形式組合成18bit輸入數(shù)據(jù)。在位寬轉(zhuǎn)換開始后，通過判別中間存放器的2bitrxcharisk是否為2'bOl可判別DW的邊界，并選擇輸出數(shù)據(jù)來自哪個窗口。數(shù)據(jù)重組的作用是將2個相鄰的存放器中的16bit數(shù)據(jù)及其2bit類型指示信號重組為32bit數(shù)據(jù)及其4bit類型指示信號。DW邊界判別的依據(jù)是：在PHY連接建立之后，主機(jī)和設(shè)備之間會相互發(fā)送SYNC原語，說明兩端處于空閑狀態(tài)，而SYNC就是一個控制（K）字節(jié)，其低字接收后的xcharisk是2'bol,通過這個即可識別DW的邊界。

2.232bit至16bit位寬轉(zhuǎn)換模塊

根據(jù)上面16bit至32bit位寬轉(zhuǎn)換分析，需要將數(shù)據(jù)處理邏輯輸出的32bit數(shù)據(jù)拆分成兩個16bit數(shù)據(jù)交給GTP開展發(fā)送。同時在轉(zhuǎn)換的開始時刻，要求先發(fā)送一個DW的低字，然后發(fā)送其高字，而不能先發(fā)送一個DW的高字，否則接收端將無法正確恢復(fù)出DW.另外，150MHz時鐘和75MHz時鐘的相位一致，同樣是這種轉(zhuǎn)換穩(wěn)定開展的保障，因此，這兩個時鐘也必須接到DCM響應(yīng)頻率的輸出。其32bit轉(zhuǎn)16bit的實(shí)現(xiàn)邏輯示意圖如圖5所示。

用2個18bit的存放器組存放經(jīng)數(shù)據(jù)重組后的36bit輸入數(shù)據(jù)時，可根據(jù)輸入數(shù)據(jù)的控制字節(jié)（rxcharisk）指示位來判別數(shù)據(jù)的寫入和讀出。由于150MHz時鐘和75MHz時鐘存在著有效沿不一致的情況。同步方法是利用75MHz時鐘的有效沿（上升沿）與150MHz時鐘有效沿一致的特性來同步產(chǎn)生wr-en和rd_en信號。而產(chǎn)生wr_en和rd_en信號的依據(jù)是在系統(tǒng)復(fù)位后，由數(shù)據(jù)處理邏輯向外發(fā)送SYNC信號來說明系統(tǒng)處于空閑（Idle）狀態(tài)。3仿真及驗(yàn)證

通過對位寬轉(zhuǎn)換模塊的VerilogHDL描述，可在ModelSimse以及XilinxISE集成開發(fā)環(huán)境下開展功能仿真和綜合布局布線后的時序仿真，也可在XilinxVirtex-5xc5vlx50tFPGA上開展驗(yàn)證。圖6所示為16bit