集成電子學(xué)-2016課件第四章yigeadministrator

第四章納米CMOS器件中的柵工程

柵電極層、柵介質(zhì)層和Si襯底構(gòu)成的MIS結(jié)構(gòu)稱為柵結(jié)構(gòu)。

其中柵電極層的功函數(shù)、柵介質(zhì)層的厚度、介電常數(shù)、介質(zhì)層電荷及界面缺陷態(tài)度等因素直接決定著CMOS器件的特性。柵電極層為重?fù)诫s的多晶硅和硅化物的復(fù)合結(jié)構(gòu)，柵介質(zhì)為高質(zhì)量的熱氧化SiO2，其氧化層電荷和界面缺陷態(tài)密度均很低。一、CMOS器件中的MIS柵結(jié)構(gòu)

MIS結(jié)構(gòu)——MOSFET器件的重要組成部分。

MIS（MetalInsulatorSemiconductor，金屬-絕緣層-半導(dǎo)體）柵電極通常由多晶硅-金屬硅化物的復(fù)合結(jié)構(gòu)構(gòu)成。柵介質(zhì)與柵電極和Si溝道之間的兩個界面對于器件的性質(zhì)起到著至關(guān)重要作用。

PolycideGateMOSFET3SheetResistance柵介質(zhì)、柵電極、Si溝道之間的兩個界面厚度通常在幾個埃的數(shù)量級，是柵電極、柵介質(zhì)和Si溝道之間材料的過渡。

當(dāng)界面層的厚度與柵介質(zhì)層的厚度接近時，界面層將直接影響總的柵電容的大小，從而影響著MOSFET器件的性能。這些界面層還可以加以利用以獲得某些所需的作用。

柵介質(zhì)層：熱氧化硅（SiO2）——新型柵介質(zhì)材料如氮化二氧化硅材料。MIS結(jié)構(gòu)中柵介層的厚度tox決定了單位面積柵電容，表面量子化效應(yīng)和多晶硅耗盡效應(yīng)（詳見4.4節(jié)）等的影響，使柵電容降低——等效的介質(zhì)層厚度增加——等效電容厚度CET。

當(dāng)采用高介電常數(shù)介質(zhì)等非二氧化硅材料時，通常采用等效氧化層厚度EOT表示柵介質(zhì)層厚度tox

CETinv對應(yīng)于MOSFET反型時的等效電容厚度，有

CETinv=EOT+tqm+tdp

CETacc對應(yīng)于MOSFET積累時的等效電容厚度，有CETacc=EOT+tqm

平帶電壓

1、功函數(shù)—費(fèi)米能級的電子逸出體外所需的能量。2、電子親和能—半導(dǎo)體中導(dǎo)帶底的電子逸出體外所需的能量。3、接觸電勢差—金屬費(fèi)米能級與半導(dǎo)體費(fèi)米能級的差。對MIS結(jié)構(gòu)，其金屬和半導(dǎo)體之間的功函數(shù)差僅由金屬和半導(dǎo)體決定。由于通常金屬和半導(dǎo)體的功函數(shù)不同，而在平衡系統(tǒng)中費(fèi)米能級必須保持平直，因此必將引起能帶的彎曲。彎曲的大小由柵電極和半導(dǎo)體間的功函數(shù)差決定。

常見金屬的功函數(shù)（單位:電子伏特,eV）N+多晶硅柵NMOSFET的能帶圖,硅的電子親和能4.15eV，功函數(shù)4.96eV，二氧化硅功函數(shù)0.95eV,二氧化硅和硅禁帶寬度分別8eV和1.1eV。能帶彎曲分別為：

（n型半導(dǎo)體）

（p型半導(dǎo)體）是柵電極的功函數(shù)，χs是半導(dǎo)體材料的親和能，Eg為半導(dǎo)體材料的禁帶寬度。半導(dǎo)體襯底的費(fèi)米勢為

介質(zhì)層和界面上的電荷均會引起半導(dǎo)體表面能級的彎曲。其彎曲量為

當(dāng)Qo為負(fù)電荷時取'+'，當(dāng)Qo為正電荷時取‘-'

能帶彎曲可以通過施加與彎曲量相當(dāng)?shù)钠珘杭右匝a(bǔ)償，通常把所需施加的偏壓稱為平帶電壓。平帶電壓定義為：為使半導(dǎo)體中能帶保持平直而使表面勢為0時所需施加在柵電極上的偏壓。由柵電極和半導(dǎo)體間的功函數(shù)差以及等效界面電荷決定若Qo為負(fù)電荷則平帶電壓將出現(xiàn)正向的移動，若 Qo為正電荷則平帶電壓將出現(xiàn)負(fù)向的移動。

硼擴(kuò)散

硼擴(kuò)散用于p+多晶硅柵以抑制短溝道效應(yīng)、降低閾值電壓。通常在多晶硅中注入BF2摻雜，注入劑量很大，通過在950到1050攝氏度的溫度下退火數(shù)秒。硼原子很小，在如此高的溫度下，硼在硅和二氧化硅中的擴(kuò)散系數(shù)很高。于是在高溫退火的過程中，硼擴(kuò)散進(jìn)入甚至穿透二氧化硅層。硼擴(kuò)散進(jìn)入氧化層后可引起平帶電壓的變化，從而導(dǎo)致MOS結(jié)構(gòu)的C-V特性或MOSFET的閾值電壓出現(xiàn)變化。硼擴(kuò)散將使器件的閾值電壓向正的方向增大，使器件的跨導(dǎo)和亞閾斜率退化。圖4.5為具有P+多晶硅柵電極的MOS電容的C一V特性曲線。MOS電容的面積為6.25×10-4cm2，在n型硅上熱氧化生長了24埃的SiO2，多晶硅柵電極厚1500埃，采用硼離子注人形成P+多晶硅，隨后在1000度Ar氣氛退火，時間1、2、5和10秒。隨著退火時間的增加，特性曲線向正方向移動，相應(yīng)地平帶電壓增加，表明閾值電壓增加。以I-V特性的變化作為失效器件的判據(jù)，即與退火時間最短(1秒)的器件相比、電流增加兩個數(shù)量級以上的器件均視為失效。研究表明.在SiO2中引入氮(N)\可以抑制硼的擴(kuò)散。圖4-6示出了利用在N2O氣氛中氧化生長的SiO2作為柵介質(zhì)層制成的‘MOS電容樣品的C-V特性曲線。除了柵介質(zhì)層的差別外，其余的條件均與圖4.5中的相同。由圖可見，隨著退火時間的增加.樣品間C-V特性曲線的正向移動減小，退火10秒和1秒的樣品相比.平帶電壓的移動約為30mV?？芍诙趸柚幸说院螅饠U(kuò)散帶來的影響減小，硼的擴(kuò)散得到抑制。二、氮氧硅柵介質(zhì)

目前，CMOS器件中已開始使用超薄氮氧硅（SiOxNy，更準(zhǔn)確地應(yīng)稱為摻氮的SiO2，或氮化二氧化硅）替代傳統(tǒng)的純SiO2柵介質(zhì)。

氮氧硅中含有氮可以抑制硼的擴(kuò)散，SiO2-Si界面附近含有少量的氮可以降低由熱電子引起的界面退化，提高器件的可靠性。氮氧硅SiO2Ny的介電常數(shù)在之間隨氮含量的多少成正比地變化。于是在相同的等效柵氧化層厚度下，氮氧硅的物理厚度大于SiO2的，相應(yīng)地使泄漏電流有所降低。但是SiO2-Si界面附近若存在大量的氮，則由于界面缺陷態(tài)的增加和遷移率的降低而使器件的性能退化。

Si-N-O系統(tǒng)的熱動力學(xué)

圖中包含四個相：Si、SiO2（方石英和磷石英）、Si3N4、Si2N2O。

SiO2為硅氧四面體結(jié)構(gòu)，Si3N4為硅氮四面體結(jié)構(gòu)，Si2N2O為略有畸變的SiN3O型四面體結(jié)構(gòu)。通過用氮替換氧，可以實(shí)現(xiàn)由SiO2到Si2N2O最終到Si3N4的相變。

然而平衡條件下，在體材料中Si3N4相和SiO2相是不可能共存的，這兩個相總是被Si2NO相分隔開。Si2N2O是Si-N-O系統(tǒng)中惟一穩(wěn)定的熱動力學(xué)結(jié)構(gòu)。在T=1400K時Si2N2O-SiO2相的邊界，位于10-18atm處。而目前的各種快速熱退火設(shè)備中的氧分壓大于該值。于是在體SiO2中的氮不是熱力學(xué)穩(wěn)定的。但實(shí)驗(yàn)上，在SiO2薄膜中是可以引入氮的，其主要原因在于氮原子能夠動態(tài)地陷在表面附近的反應(yīng)區(qū)內(nèi)。此時的氮處于非平衡狀態(tài)，但由非平衡態(tài)向平衡態(tài)轉(zhuǎn)變的速率很慢，于是一部分氮被陷。氮氧硅柵介質(zhì)層的制備

熱氮化/退火法主要是指在N2O、NO等氣氛中熱氧化生長SiO2，或?qū)嵫趸L的SiO2通過在N2O、NO、NH3和N2等氣氛中退火引入氮的方法。

化學(xué)汽相淀積（CVD）、JVD（JetVaporDeposition）、原子層淀積（ALD：AtomicLayerDeposition）及等離子體氮化與低能N離子注入等方法則統(tǒng)稱為物理或化學(xué)淀積法。

通常采用N2O或NO等熱氮化/退火法在SiO2中摻入的氮含量較低，一般在1015N/cm2的量級。而且熱氮化法中氮含量的增加隨退火溫度的升高而增加，一般退火溫度需要大于800℃?；瘜W(xué)汽相淀積（CVD）和JVD等物理或化學(xué)淀積法則能形成氮含量較高的SiOxNy薄膜。而且物理或化學(xué)淀積法能夠在300~400℃的低溫下實(shí)現(xiàn)氮化。但是低溫淀積可能形成非穩(wěn)態(tài)的薄膜，因此，低溫淀積后通常會增加一步熱退火過程以改善薄膜的質(zhì)量，降低缺陷和損傷。由于SiOxNy系統(tǒng)熱動力學(xué)等方面的復(fù)雜性，不同的制備方法的生長機(jī)理不同，將產(chǎn)生不同的氮含量、氮分布和不同的與缺陷相關(guān)的微結(jié)構(gòu)。三、高介電常數(shù)柵介質(zhì)

進(jìn)入到亞0.1微米尺度范圍內(nèi)時，為保證柵對溝道有很好的控制，如果仍然采用SiO2或氮氧化硅作為柵絕緣介質(zhì)層，其厚度將小于3nm。

直接隧穿電流隨介質(zhì)層厚度的減小而呈指數(shù)性增加，于是柵與溝道間的直接隧穿將變得非常顯著，由此帶來了柵對溝道控制的減弱和器件功耗的增加。

克服這種限制的有效方法之一是采用高介電常數(shù)的新型絕緣介質(zhì)材料(簡稱高K材料)。采用高K材料以后，在保證對溝道有相同控制(COX=ε0εOX/tOX)的條件下，柵絕緣介質(zhì)介電常數(shù)的增加將使柵介質(zhì)層的物理厚度tOX增大，于是柵與溝道間的直接隧穿電流將大大減小。

一、高介電常數(shù)柵介質(zhì)材料的基本要求

除了要求介質(zhì)材料的介電常數(shù)盡可能大外，首先介質(zhì)材料在Si襯底上必須是熱動力學(xué)穩(wěn)定的；為了防止沿晶粒間界的輸運(yùn)，希望柵介質(zhì)材料在器件制作工藝過程中始終能夠保持為非晶態(tài);同時為了降低柵的泄漏電流，柵介質(zhì)材料的帶隙應(yīng)該盡可能地大；更重要的是希望柵介質(zhì)材料與Si的導(dǎo)帶/價帶間的勢壘要大(>leV)。此外，為了保證MOSFET的性能，還要求減少界面的固定電荷和缺陷態(tài)。介電常數(shù)

采用高介電常數(shù)的介質(zhì)材料后，在保持相同的柵電容的條件下，實(shí)際的柵介質(zhì)層的物理厚度有所增加，相應(yīng)的隧穿電流便可大大降低。

采用SiO2作為柵介質(zhì)時，單位面積的柵電容為

采用高介電常數(shù)的介質(zhì)材料，單位面積的柵電容則為

若在采用新材料后仍要保持柵電容不變，則有

通常在高介電常數(shù)柵介質(zhì)的研究中，常用等效柵氧化層厚度作為衡量標(biāo)準(zhǔn)，并與高介電常數(shù)柵介質(zhì)的實(shí)際物理厚度相區(qū)別。EOT定義為：高介電常數(shù)柵介質(zhì)和純SiO2柵介質(zhì)達(dá)到相同的柵電容時的純SiO2柵介質(zhì)的厚度，即柵介質(zhì)的介電常數(shù)越高，在相同的EOT下實(shí)際的物理厚度越厚，越有利于降低隧穿電流和提高可靠性。特征尺寸為70nm的時候，相應(yīng)的EOT為1~0.6nm，如果高介電常數(shù)柵介質(zhì)的介電常數(shù)為15.6，則對應(yīng)于1~0.6nmEOT，高介電常數(shù)柵介質(zhì)的物理厚度為4~2.4nm。由上述公式可見，柵介質(zhì)的介電常數(shù)越高，在相同的EOT下實(shí)際的物理厚度越厚，越有利于降低隧穿電流和提高可靠性。表4.2示出了部分柵介質(zhì)材料的介電常數(shù)等特性。一般，介電常數(shù)在12~20之間的柵介質(zhì)材料可使亞100nmCMOS的柵介質(zhì)的實(shí)際物理厚度達(dá)到3.5~5.0nm，而要滿足亞50nmCMOS的需求則要求柵介質(zhì)材料的介電常數(shù)最好能大于20。

部分柵介質(zhì)材料的性質(zhì)

La—鑭Y—釔Ta—鉭Ti—鈦Hf—鉿Zr—鋯與Si的熱穩(wěn)定性為了充分利用材料介電常數(shù)高的特點(diǎn)，希望在高介電常數(shù)柵介質(zhì)和Si之間沒有任何的中間層。選擇高K材料首先必須考慮的是高K材料與Si間的熱動力學(xué)穩(wěn)定性。如果高K材料與Si間不是熱動力學(xué)穩(wěn)定的，則其金屬氧化物在高溫下容易出現(xiàn)以下兩種反應(yīng)，形成金屬與二氧化硅或金屬硅化物與二氧化硅?；蚴街蠱Ox代表某種高介電常數(shù)材料的金屬氧化物。

對大量的金屬氧化物尤其是二元金屬化物進(jìn)行了大量的理論和實(shí)驗(yàn)研究及分類，結(jié)果示于圖4.11。研究表明，1000K時，在Si上許多二元金屬氧化物不是熱動力學(xué)穩(wěn)定的。其中已經(jīng)廣泛研究的TiO2和Ta2O5在Si上是不穩(wěn)定的，硅上的TiO2在高溫下容易形成硅化物，而Ta2O5容易形成金屬。若利用這類材料作為柵介質(zhì)則需要在與硅襯底間和多晶硅柵電極間增加過渡的緩沖層（SiO2），而加入緩沖層難以實(shí)現(xiàn)超薄的等效柵氧化層。堿土金屬氧化物（BeO、MgO、CaO、SrO）和IIIB族的金屬氧化物（Sc2O3、Y2O3、La2O3）以及ZrO2、HfO2、Al2O3等高溫下在硅上可能有好的熱動力學(xué)穩(wěn)定性。

Al2O3

、Y2O3、La2O3是受到重視的中等介電常數(shù)的介質(zhì)材料，此外，研究已經(jīng)證實(shí)ZrO2、HfO2、Si在高溫下是熱穩(wěn)定的。

帶隙和與帶邊間的勢壘高度

柵介質(zhì)材料的帶隙Eg以及柵介質(zhì)材料的導(dǎo)帶與Si導(dǎo)帶間的距離（與導(dǎo)帶間的勢壘高度，）和柵介質(zhì)材料的價帶與Si價帶間的距離（與硅的價帶間的勢壘高度，）是影響柵介質(zhì)隧穿電流的重要參數(shù)。隧穿電流與介質(zhì)層中載流子的有效質(zhì)量、勢壘高度和勢壘厚度密切相關(guān)，對于矩形勢壘，其隧穿概率為

tox為所隧穿的勢壘的厚度，φb是勢壘高度，對于電子的隧穿，它相當(dāng)于柵介質(zhì)材料的導(dǎo)帶與Si導(dǎo)帶間的距離在常見的介質(zhì)材料中，隨著介電常數(shù)的增加，介質(zhì)材料的帶隙下降，而通常介質(zhì)材料與帶邊的勢壘高度是與帶隙成正比的。一方面需要尋找高介電常數(shù)的介質(zhì)材料，使實(shí)際的物理厚度增加；另一方面高的介電常數(shù)不可避免地出現(xiàn)帶隙減小和隨之而來的勢壘降低，從而使隧穿電流增大。隧穿概率與勢壘高度的平方根成指數(shù)關(guān)系，而同時也與壘厚度成指數(shù)關(guān)系，為此，從降低隧穿電流的角度看，選擇較高的介電常數(shù)的材料還是有利的。

除了帶隙外，與Si帶邊間的勢壘高度決定了熱電子發(fā)射電流，故介質(zhì)材料與Si的導(dǎo)帶和價帶間的勢壘高度均應(yīng)大于1eV.某些材料中，導(dǎo)帶和價帶間的勢壘是不對稱的，通常與導(dǎo)帶邊的勢壘要低一些。如Ta2O5的帶隙為4.4eV，但其與Si導(dǎo)帶間的勢壘僅為0.3eV。電子很容易通過勢壘進(jìn)入

Si的導(dǎo)帶，形成大的泄漏電流。

界面特性

在柵介質(zhì)與Si界面之間存在著界面固定電荷和一定的界面缺陷態(tài)分布。這不僅會使平帶電壓偏移、C-V特性畸變，還會使MOSFET和中的表面遷移率退化：

為相應(yīng)偏壓下所占據(jù)的態(tài)密度一般熱氧化SiO2在帶隙中央的界面態(tài)密度為2×1010cm-2eV-1，而大多數(shù)的高的介電常數(shù)介質(zhì)材料的界面態(tài)密度一般是SiO2的界面態(tài)密度的一到兩個數(shù)量級，而且平帶電壓的偏移＞300mV。

另一方面，界面態(tài)密度在帶隙中的分布也是影響器件性能的重要因素。

TiO2-Si中，禁帶中央的界面態(tài)為3×1010cm-2，但其隨著表面勢的變化呈“V”字形變化。隨著電勢的變化界面態(tài)度密度迅速增加，使得在MOSFET的正常工作電壓范圍內(nèi)遷移率仍然退化嚴(yán)重。為

SiO2-Si界面的一半。

*HfO2高K柵介質(zhì)制備

實(shí)驗(yàn)上制備HfO2高K柵介質(zhì)有多種途徑，本研究運(yùn)用反應(yīng)磁控濺射的方法在Si襯底上淀積HfO2介質(zhì)層。分別采用電阻率為2.0至10Ω?cm的n型及

p型Si(100)襯底，其摻雜濃度為2×1015cm-3至8×1015cm-3。

制備步驟如下：

1、表面清洗，基片在酒精中超聲清洗約5分鐘，再經(jīng)去離子水沖洗，然后氮?dú)夂娓?，以去除較大的顆粒雜質(zhì)；

2、化學(xué)試劑清潔處理，在濃硫酸與雙氧水（1：4）溶液中煮1分鐘，以去除硅片表面的金屬離子和其他雜質(zhì)；然后用去離子水充分沖冼；

3、去除表面自然氧化層，在稀釋的HF溶液（HF：H2O=1:20）中浸泡約20秒鐘，用去離子水充分沖洗，并在氮?dú)庵泻娓桑?、濺射淀積Pt背電極，并進(jìn)行800℃快速退火處理，以減小漏電流；5、250℃下在Si襯底上濺射淀積HfO2介質(zhì)層，本底真空度5×10-5Pa以上，氣氛為高純Ar2、高純O2混合氣體，通過質(zhì)量流量計(jì)分別調(diào)節(jié)O2/Ar2流量比。6、對HfO2介質(zhì)層800℃退火5min，以減少缺陷和漏電。

7、利用淹膜板淀積Al電極，然后作合金處理以使電極與HfO2形成良好接觸以減小漏電流。采用原子力顯微鏡(AFM)對制作的HfO2薄膜材料的表面粗糙度進(jìn)行了觀測。通常表面粗糙度可以通過改變氣體的流量比加以改變和優(yōu)化。圖（a）和(b)分別為O2/Ar

流量比為1：5和2：1的表面粗糙度分析結(jié)果，其均方根粗糙度分別是0.40nm

和1.19nm。由此可以看出薄膜的表面粗糙度隨Ar流量比增加而下降。當(dāng)O2/Ar流量比為1：5，HfO2薄膜表面可達(dá)到原子級的平整度。

原子力顯微鏡拍攝的HfO2表面形貌圖像原子力顯微鏡(AFM)給出的HfO2介質(zhì)表面粗糙度(a)(b)高的介電常數(shù)柵介質(zhì)MOSFET

對于采用高的介電常數(shù)柵介質(zhì)的亞100nm的MOSFET，已進(jìn)行了一系列模擬研究，模擬結(jié)果表明，使用高的介電常數(shù)的柵介質(zhì)后，在采用等柵電容設(shè)計(jì)的MOSFET中，隨著介電常數(shù)的增加，器件性能顯著退化。

圖4.14示出了模擬得到的MOSFET輸出特性隨柵介質(zhì)電常數(shù)的變化。由圖可見，隨著介電常數(shù)的增大，MOSFET的關(guān)系泄漏電流增加，相應(yīng)的閾值電壓下降，同時亞閾值電壓擺幅則有所增大，短溝效應(yīng)變得嚴(yán)重，而且模擬結(jié)果還表明，源-漏的飽和電流也隨著介電常數(shù)的增大而略有上升。

邊緣感應(yīng)的勢壘降低（FIBL）效應(yīng)FIBL邊緣感應(yīng)的勢壘降低，當(dāng)柵氧層厚度tOX變得可與溝道長度比擬時，柵氧化層的電容不能簡單用平行板電容器的模型，必須考慮邊緣效應(yīng)的影響。由于邊緣效應(yīng)使到達(dá)柵極下方溝道區(qū)的電力線減少。而一部分電力線從柵極到達(dá)源——漏擴(kuò)展區(qū)，柵氧化層厚度越大，邊緣效應(yīng)的影響越顯著。在FIBL影響下，溝道中電勢上升，電子勢壘下降導(dǎo)致了MOSFET的關(guān)態(tài)泄漏電流增加，相應(yīng)閾電壓下降。

高介電常數(shù)柵介質(zhì)MOSFET隨柵介質(zhì)材料的增加而性能出現(xiàn)退化的主要原因是柵電容邊緣電場的影響，為描述利用高介電常數(shù)柵介質(zhì)以后出現(xiàn)的MOSFET性能的退化，提出了“邊緣感應(yīng)的勢壘降低”（FIBL：Fringing-InducedBarrierLowing）效應(yīng)。如圖4.15(a)所示，通常的平行板電容器的兩個極板間的距離遠(yuǎn)遠(yuǎn)小于極板的寬度，可以近似認(rèn)為電場主要約束在兩個極板之間，而忽略了邊緣擴(kuò)展出極板部分的影響，于是平行板電容器的電容可表示為

隨著上下兩個極板間的距離的增加和電容器面積的減小，極板對電場的約束能力減弱，邊緣擴(kuò)展出極板的電場無法忽略，需要考慮平行板電容器的邊緣電場效應(yīng)。

圖4.15(b)、(c)對比了考慮邊緣電場前后的電容值，由圖可見，由于邊緣電場的影響，實(shí)際的總電容有所增加，并且還有一部分電容分布在上下極板之外。

上述平行板電容器的邊緣電場效應(yīng)，可以解釋高介電常數(shù)柵介質(zhì)MOSFET所出現(xiàn)的性能退化。

圖中對比了SiO2柵介質(zhì)MOSFET和高介電常數(shù)柵介質(zhì)MOSFET中柵的控制能力和電場的分布情況。

介電常數(shù)對MOSFET中電場分布的影響主要是由于隨著K的增加，柵氧化層的厚度增加而造成的。對于高介電常數(shù)MOSFET，為了保持柵氧化層電容Cox為常數(shù)，不隨介電常數(shù)的變化而變化，則當(dāng)采用高介電常數(shù)柵介質(zhì)層時的實(shí)際物理厚度由確定，隨著增加。對于介電常數(shù)較低的柵介質(zhì)（如K<20時），和亞100nm的溝道長度相比，仍然較小，柵電容仍可以近似為理想的平板電容而無需考慮邊緣效應(yīng)。但是隨著介電常數(shù)的增加，逐漸變得和亞100nm的溝道長度可以比擬了（如當(dāng)溝道長度為70nm，相應(yīng)時，若，甚至超過溝道長度），于是柵氧化層的電容不能簡單使用平板電容器的模型，必須考慮邊緣效應(yīng)的影響。

FIBL定性分析a)MOSFET的能帶零偏壓情形外加偏壓情形b)高K介質(zhì)與SiO2介質(zhì)MOSFET電力線比較。采用厚的高K介質(zhì)，電力線在柵邊緣發(fā)散，柵極下方溝道區(qū)的電力線減少，電場下降，柵介質(zhì)中電壓降減小，使得襯底表面勢提高，電子勢壘下降，泄漏電流增大。介電常數(shù)越大，等柵電容設(shè)計(jì)的介質(zhì)越厚，邊緣效應(yīng)越明顯。表面電勢提高越多。勢壘下降越嚴(yán)重。c)FIBL(Fringing-inducedbarrierlowering）效應(yīng)的模擬仿真引入耦合路徑用以表示終止于溝道區(qū)域的電場線的路徑，電場從漏極和柵極通過不同耦合路徑到達(dá)靠近源極溝道處，定義一個等效耦合電容C，用以描述柵極、漏極和溝道區(qū)之間的耦合效應(yīng)。這個耦合電容越大說明柵極、漏極和溝道區(qū)之間的耦合越緊密，柵極、漏極對溝道區(qū)的影響越強(qiáng)。則由高k柵介質(zhì)引入的FIBL效應(yīng)也就越強(qiáng)。d)耦合效應(yīng)解釋耦合路徑I中的物理機(jī)制當(dāng)溝道長度減少或結(jié)深度增加，路徑I對應(yīng)的等效耦合電容也隨之增加。這就意味著漏極對于溝道區(qū)域的耦合效應(yīng)增強(qiáng)了，F(xiàn)IBL效應(yīng)對于器件的影響增大，關(guān)態(tài)漏電流Ioff增加。耦合路徑II中的物理機(jī)制對于耦合路徑II（通過柵介質(zhì)）來說，主要關(guān)注兩個器件結(jié)構(gòu)參數(shù)：柵介質(zhì)的介電常數(shù)k和柵極和LDD交疊區(qū)的長度Lov。柵極和LDD交疊區(qū)長度的增加或介電常數(shù)增大，對應(yīng)等效耦合電容隨之增大，F(xiàn)IBL效應(yīng)增強(qiáng)，使得關(guān)態(tài)漏電流增大。耦合路徑III中的物理機(jī)制對于路徑III來說，通過耦合路徑III的耦合作用可以看為兩個串聯(lián)的等效耦合電容共同作用的結(jié)果。主要關(guān)注兩個器件結(jié)構(gòu)參數(shù)，側(cè)墻介質(zhì)的介電常數(shù)和柵介質(zhì)的介電常數(shù)，串聯(lián)電容中任一個電容增大，總電容增大，F(xiàn)IBL效應(yīng)增強(qiáng)，關(guān)態(tài)漏電流增加。疊柵結(jié)構(gòu)對于FIBL效應(yīng)的影響

在高k柵介質(zhì)的生長或者在生長后氧氣氛圍中的熱退火過程中，將會不可避免的在高k柵介質(zhì)層和襯底之間的界面處引入界面氧化層，可以改善高k柵介質(zhì)MOS器件的關(guān)態(tài)特性。上圖給出了疊柵結(jié)構(gòu)的MOSFET模擬等效的等勢線分布。界面處的材料為SiO2，厚度為0.6nm。高k柵介質(zhì)為TiO2，等效氧化層厚度為0.4nm。則總的等效柵介質(zhì)厚度為1nm。(a)和(b)分別為SiO2層固定在柵介質(zhì)層的底部和頂部的交疊結(jié)構(gòu)。從圖中可以看出，不管是哪種疊層結(jié)構(gòu)，通過SiO2層中的等勢線非常密集，也就是說起始于漏極的電場線大部分通過SiO2層到達(dá)溝道區(qū)域。換言之，漏極對于溝道區(qū)域的耦合作用主要是通過SiO2層實(shí)現(xiàn)的，這就意味著耦合等效電容較小，F(xiàn)IBL效應(yīng)被抑制了。相比較SiO2層在頂部的情況，SiO2層在底部時，漏與溝道耦合更強(qiáng)烈，相應(yīng)的等效電容也更大，也就是說這種SiO2層在底部的疊層結(jié)構(gòu)FIBL效應(yīng)更顯著。從下圖可以看出較薄的SiO2層厚度將導(dǎo)致較大的關(guān)態(tài)漏電。而較薄的SiO2層可以使得總的柵介質(zhì)的物理厚度增加，此時對應(yīng)的柵漏電流則會較小。因此需要在關(guān)態(tài)漏電流和柵漏電流中取一個折中考慮。對于溝道長度為32nm，等效氧化層厚度為1nm，高k柵介質(zhì)層所用材料為HfO2的nMOSFET，SiO2層厚度為總的等效氧化層厚的60%（圖中虛線標(biāo)記處）為此疊柵結(jié)構(gòu)的合理選擇，此時關(guān)態(tài)漏電流和柵漏電流處在一個折中的位置，我們可以得到較好的器件特性。下圖所示為不同

K值柵介質(zhì)MOSFET的閾值電壓和亞閾值斜率隨溝長L的變化。

圖4-6不同介電常數(shù)時閾值電壓(a)和亞閾值斜率(b)與溝道長度的關(guān)系溝道長度較長時閾值電壓和亞閾值斜率幾乎不隨K值和溝長L的變化而變化。隨著L的減少，閾值電壓下降，亞閾值斜率上升。對于K小于或等于20的情況，閾值電壓Vth、和亞閾值斜率S對溝長變化不十分敏感；而當(dāng)K=100時，閾值電壓、亞閾值斜率隨L減小漂移顯著增加，這樣使器件的開關(guān)特性和抗噪聲性能變差。

當(dāng)介電常數(shù)增加時，為了保持EOT不變，其物理厚度增大，柵介質(zhì)厚度增加，邊緣場集中效應(yīng)加強(qiáng)，短溝道效應(yīng)變得顯著，從而引起閾值電壓下降和亞閾值斜率上升。

不同EOT時閾值電壓和亞閾值斜率與溝道長度的關(guān)系及不同K值下Idsat/Ioff與Vg的模擬結(jié)果

不同EOT時閾值電壓和亞閾值斜率與溝道長度的關(guān)系不同介電常數(shù)時Idsat/Ioff與Vg的關(guān)系不同EOT時，短溝道效應(yīng)的表征—閾值電壓下降和亞閾值斜率增加的程度不一樣。EOT較薄(1nm)時，Vth和S隨K增加較為緩慢；EOT較大(1.5nm)時，Vth和S隨K的增加較為迅速。事實(shí)上EOT減小，使得邊緣場引起的勢壘下降效應(yīng)

（FIBL）減弱，從而短溝道效應(yīng)減小，從圖中發(fā)現(xiàn)，在K小于50時Vth和S的變化均小于10%。

因此，從上面的分析可知為了減少短溝道效應(yīng)的影響，K值應(yīng)選擇小于50。Idsat為一定柵壓下漏極飽和電流，Ioff為零柵壓下柵極斷態(tài)電流，Idsat/Ioff即為器件的通斷比，是評估器件電流驅(qū)動能力和柵極斷態(tài)特性的重要參數(shù)。

當(dāng)K<50時，Idsat/Ioff隨Vg增加而增加，且隨K值增加，其增加趨勢變緩；當(dāng)K=50時，Idsat/Ioff隨Vg增加而減小，這是由高的K值下邊緣場集中效應(yīng)和界面勢壘降低效應(yīng)所引起?？梢酝浦SK值進(jìn)一步增加，Idsat/Ioff隨Vg下降將更快，將嚴(yán)重影響器件的電流驅(qū)動能力。因此，作為深亞微米MOSFET的超薄柵介質(zhì)，其K值不應(yīng)大于50。

HfO2柵介質(zhì)MOSFET工藝制作流程

HfO2柵介質(zhì)薄膜不同于SiO2，其工藝制作上與常規(guī)CMOS工藝有差異。然而，最重要的是，在現(xiàn)有的CMOS工藝線上制作HfO2柵介質(zhì)MOSFET，則必然會對工藝線產(chǎn)生污染，由于HfO2介質(zhì)薄膜與SiO2在刻蝕技術(shù)上的差異，HfO2柵介質(zhì)MOS器件的研制存在一定的困難。

剝離工藝制作流程

為克服HfO2介質(zhì)薄膜刻蝕困難的特點(diǎn)，可以利用SiO2和

Si3N4腐蝕速率的差異來剝離HfO2介質(zhì)薄膜，制作HfO2柵MOS器件的工藝步驟

(1) 氧化,光刻1接襯底區(qū),硼擴(kuò)。(2) 氧化,光刻2漏源區(qū),磷擴(kuò)(或注入),去表面全部SiO2層。(3) 熱生長400埃SiO2,LPCVD1000埃

Si3N4層,光刻3漏源接觸區(qū)。(4) LPCVD6000埃SiO2層,光刻4,保留漏源接觸區(qū)上SiO2層。(5)光刻5,刻蝕出柵氧區(qū)。(6)生長400埃

HfO2層,退火,光刻6,保留出柵氧區(qū)上光刻膠。(7)濕法腐蝕SiO2層的同時去掉SiO2層上HfO2層,刻蝕出引線孔。(8)蒸鋁,反刻7,做出引線。直接腐蝕HfO2制作流程

采用普通等離子刻蝕技術(shù)腐蝕HfO2層，制作HfO2柵MOS器件具有工藝簡便，與CMOS工藝兼容的優(yōu)點(diǎn)，其工藝步驟見圖，流程如下：(1) 氧化,光刻1接襯底區(qū),硼擴(kuò)。(2) 氧化,光刻2漏源區(qū),磷擴(kuò)(或注入),去表面全部SiO2層.熱生長5000埃SiO2,光刻3漏源接觸區(qū).襯底區(qū)。(3) 熱生長3000埃SiO2層,光刻4,刻蝕出柵氧區(qū)。(4)生長400埃

HfO2層,退火,濕法腐蝕(或干法腐蝕RIE)HfO2層.SiO2層,刻蝕出引線。(5)蒸鋁,反刻5,做出引線。

高K柵介質(zhì)MOSFET側(cè)墻設(shè)計(jì)下左圖示出不同側(cè)墻材料的Idsat和Ioff與柵介質(zhì)材料介電常數(shù)的關(guān)系。下右圖示出不同側(cè)墻材料的閾值電壓和亞閾值斜率與柵介質(zhì)材料介電常數(shù)的關(guān)系。

圖取自ELECTRONICSLETTERS,1998Vol.34,No.11,p1150.可見，采用不同材料和結(jié)構(gòu)，可以降低FIBL效應(yīng)。由此可見，在高K柵介質(zhì)MOSFET中，側(cè)墻采用SiO2、柵介質(zhì)采用高介電常數(shù)材料，可以克服FIBL效應(yīng)。然而，在高K柵介質(zhì)MOSFET中，側(cè)墻與柵介質(zhì)采用不同介電常數(shù)介質(zhì)，介電常數(shù)不連續(xù)可以產(chǎn)生很高的電場，可能會導(dǎo)致介質(zhì)擊穿、存儲器數(shù)據(jù)擦除等現(xiàn)象。35nmnMOS器件結(jié)構(gòu)尺寸如上圖所示。采用n+多晶硅柵，摻雜1×1021cm-3,junctiondepth=7nm,overlaplength=4nm,襯底表面摻雜1×1017cm-3

,5nm處摻雜2×1018cm-3。VS=VSUB=0,VG=VD=0.6V。右圖為△=0，VG=0.6V，VD=0和VD=0.6V時柵介質(zhì)頂部電場強(qiáng)度分布。下圖為不同結(jié)構(gòu)柵邊界（X=0）處的電場強(qiáng)度?！鞅硎緰沤橘|(zhì)與柵電極尺寸的差?？梢钥闯觯凇?0時，X=0處的電場強(qiáng)度最小。介電常數(shù)9.75的高K介質(zhì)比19.5的介質(zhì)引起的電場大。而Al2O3

的介電常數(shù)9.4,擊穿電場4-5MV/cm?？梢夾l2O3

不適合制作高K柵介質(zhì)。下圖從擊穿電場角度，給出的一種可能的高K柵MOSFET結(jié)構(gòu)OptimizationoftheNonoverlapLength

SchematicsofthechannelregionandSDEofthesimulatedMOSdevice.NotethenonoverlapbetweengatecontactandSDEs.LGandLnomarkthegateandnonoverlaplength,respectively.Conduction-bandenergy(circlesforVg=-0.2V,squaresforVg=1.3V)Electronquasi-Fermilevel(dashesforVg=-0.2V,dot-dashesforVg=1.3V)Theverticallinesmarktheedgesofthegatecontact.

ThresholdvoltageasafunctionofthenonoverlaplengthV=100mV(circles)and1V(squares).Channellengthis24nm

Subthresholdswingfordeviceswith24-nmchannellengthasafunctionofthenonoverlapdistance.SamesymbolsasinthelastFig.areadopted.

On-(atVg=Vd=1V)andoff-state(atVg=0;Vd=1V)currentsofthe24-nmchannellengthdeviceasafunctionofthenonoverlapdistance.

Cg-VgcharacteristicsatVd=100mVfor24-nmdeviceswithLno=-4,2,and8nm.On-statecurrentandgatecapacitanceasafunctionofLnoforthe24-nmdeviceconsidered,afteradjustingVttoachievethesamevalueofLoffCalculateddelayperstagefordevicewithLch=16,24,and32nmasafunctionofLnoOpensymbolsareCLresults,filledonesrepresent2-DQMsimulations.OptimalvalueofthenonoverlaplengthasafunctionofchannellengthandrespectivetpAModelfortheMOSOverlapCapacitance

EstimationofoverlapcapacitanceinanMOSdeviceisimportantincircuitsimulationTypically,thiscapacitanceforadevicefabricatedusingself-alignedprocessdifferssignificantlyfromtheparallel-platecapacitancevalueThecapacitancebetweentwostructuresofarbitraryshapeisgivenbywhereDistheelectricfluxdensity,integratedoveraclosedsurfaceinthenumeratorandEistheelectricfieldintensity.NotethatthedenominatorrepresentsthevoltagedifferenceV.Since:εoxEox=εsiEsiremainsunchangedbyalteringthetopologyinFig.2totheoneshowninFig.3,Nowthetotaloverlapcapacitancemaybeapproximatedby1)componentfromplatesatanangleα

andlengthxp/sinα.2)parallel-platecomponentwithlengthd+△.3)componentfromplatesatanangleβandlengthxj.Thecapacitanceperunitlengthbetweentwoconductingplanesatanangleθ,neglectingthefringingattheendsisgivenTheresultscanbefoundinIEEEEDVol.29,No.12,p.1870,1982.1、陷阱缺陷平帶電壓條件下，高K材料陷阱處在Si襯底導(dǎo)帶的上方。對NMOS，在負(fù)的或較小的柵極偏壓下，高K材料中俘獲的電子會釋放回襯底，如圖(a)；平帶狀態(tài)下，陷阱電荷不發(fā)生充放電，如圖(b)；高K柵介質(zhì)存在的主要問題對柵極施加正電壓時，襯底中的電子會對高K材料中的陷阱充電，見圖(c)，這將導(dǎo)致MOS管的閾值電壓升高從而使其驅(qū)動能力下降。2、閾值電壓不穩(wěn)定性

高K介質(zhì)造成閾值電壓VT不穩(wěn)定的來源主要有三個：首先是高K材料中的體陷阱電荷Qb；第二是高K材料和SiO2界面處的固定電荷Qit；第三是金屬柵和高K材料之間的費(fèi)米能級釘扎效應(yīng)。Qb和Qit包括兩部分，較穩(wěn)定的部分和變化迅速的部分。柵介質(zhì)是SiO2的器件，只有Qit發(fā)生變化，而在高K材料的器件中Qb都會發(fā)生變化?？焖俪潆姾头烹姷捏w電荷陷阱是造成閾值電壓不穩(wěn)定的一個主要原因。有觀點(diǎn)認(rèn)為在柵極施加偏壓的過程中并不產(chǎn)生新的陷阱，器件工作性能的降低主要是因?yàn)閷Ω逰材料中的已有陷阱進(jìn)行充放電的結(jié)果；靠近HfO2導(dǎo)帶底的缺陷容易被充電，深能級位置處的陷講需要在較高的柵壓或較長時間的偏壓下才能被充電。另也有文獻(xiàn)報道，高K材料中的缺陷可分為兩種類型，在生產(chǎn)工藝中引入的缺陷和在工作過程中產(chǎn)生的新缺陷。柵極偏壓越大、偏置時間越長，所產(chǎn)生的新缺陷就越多，由此造成的閾值電壓漂移也越大。3、載流子遷移率降低金屬柵/高K結(jié)構(gòu)的載流子遷移率比多晶鞋/SiO2結(jié)構(gòu)的低，這主要是由高K柵介質(zhì)所引起遠(yuǎn)程庫倫散射和遠(yuǎn)程聲子散射而導(dǎo)致的。納米CMOS技術(shù)中的新型柵電極材料

在CMOS集成電路中，柵電極層同時也作為導(dǎo)電層使用，要求柵電極材料在與工藝兼容的條件下，要具有低的電阻率和小的寄生效應(yīng)。

但柵電極的薄層電阻由于線寬度縮小而增加。柵電極層電阻率成為CMOS技術(shù)中非常嚴(yán)峻的問題。早期MOSFET的柵電極一般采用金屬Al，Al與Si有好的兼容性，為減小柵與溝道交疊而產(chǎn)生的寄生效應(yīng)，人們發(fā)明了自對準(zhǔn)工藝。在自對準(zhǔn)工藝中，由于Al不能滿足后續(xù)高溫處理的要求，被新的柵電極材料多晶硅所代替。

CMOS技術(shù)中MIS柵電極結(jié)構(gòu)的演變氮化的二氧化硅柵雙攙雜多晶硅柵多晶硅-金屬硅化物柵重?fù)诫s多晶硅柵金屬柵Al柵為克服多晶硅材料電阻率較高的缺點(diǎn)，難熔金屬硅化物被引入到微電子技術(shù)中.進(jìn)入深亞微米以后，多晶硅復(fù)合結(jié)構(gòu)的電阻率仍然高，多晶硅耗盡效應(yīng)、硼擴(kuò)散等的問題需要新的材料體系以從根本上解決進(jìn)一步縮小所遇到的問題。柵電極的功函數(shù)對器件的閾值電壓有著直接的影響，但是目前MOSFET器件的閾值電壓通常需要用溝道雜質(zhì)注入的方法進(jìn)行調(diào)整。尋找新電極材料的主要原因有以下幾點(diǎn)：

（1）采用金屬材料等新型電極將可以從根本上擺脫硼擴(kuò)散的問題。

（2）同樣，采用金屬材料等效型柵電極將可從根本上解決多晶硅耗盡效應(yīng)。（3）若利用合適功函數(shù)的金屬等新型柵電極材料使之與NMOS和PMOS器件之間有對稱的閾值電壓，即，利用功函數(shù)同時調(diào)整NMOS和PMOS的閾值電壓，從而避免通過溝道摻雜注入的方法進(jìn)行閾值調(diào)整，因此溝道可以做到零摻雜。從而解決溝道雜質(zhì)漲落的影響。

（4）在采用高介電常數(shù)柵介質(zhì)后，許多高介電常數(shù)的材料與多晶硅是熱動力學(xué)不穩(wěn)定的，如TiO2、Ta2O5等，因此當(dāng)MOSFET采用新型柵介質(zhì)材料后，也需要尋找與之相適應(yīng)的新型柵電極材料。大多數(shù)的難熔金屬熔點(diǎn)高，除了可以滿足基本的電學(xué)要求外，還能夠滿足后續(xù)的源/漏注入雜質(zhì)激活工藝的要求。

（5）除了金屬柵電極外，正在研究的柵電極材料還有GexSi1-x、金屬氮化物（如TiN）、金屬氧化物（RuO2），以及一些金屬硅化物等材料體系。

CMOS技術(shù)中對新型柵電極材料的基本要求

對新型柵電極材料的要求除了需要使電材料具有很好的導(dǎo)電性，即根據(jù)ISTR的預(yù)測，電極材料的薄層電阻應(yīng)為4-6Ωcm外，還需要選擇材料的功函數(shù)以適應(yīng)CMOS器件的要求。同時要求柵電極材料在工藝過程中與柵介質(zhì)材料及其周圍材料之間保持熱穩(wěn)定性、化學(xué)穩(wěn)定性以及機(jī)械穩(wěn)定性，并且與柵介質(zhì)層還要有好的黏附性。此外，為了能夠在CMOS技術(shù)中使用還必須與CMOS工藝兼容。

1.新型柵電極材料的功函數(shù)

MOSFET的閾值電壓與柵電極材料的功函數(shù)直接相關(guān)，因此功函數(shù)是新型柵電極材料的關(guān)鍵參數(shù)。

n+多晶硅柵、二氧化硅及p型硅（摻雜7×1014cm-3）組成NMOSFET的能帶圖通常采用的金屬等新型柵電極可以分為兩類：一是禁帶中央的單一材料的柵電極，二是雙柵電極材料。

對于單一材料的柵電極，所選用的材料（如TiN）的功函數(shù)正好使其費(fèi)米能級與Si的禁帶中央對齊，如圖4.22(a)所示，這類材料通常稱為禁帶中央金屬(midgapmetals)。相應(yīng)的功函數(shù)值為4.60eV，于是NMOS與PMOS具有對稱的閾值電壓。其相應(yīng)的閾值電壓對于NMOSFET和PMOSFET均為0.5V左右。雙柵電極材料指的是分別使用兩種不同的電極材料，其作用相當(dāng)于n+和p+多晶硅柵，使其中的一種材料的功函數(shù)在Si的導(dǎo)帶附近，而另一種材料的功函數(shù)在Si的價帶附近。于是選擇兩種材料的功函數(shù)可以分別控制NMOSFET和PMOSFET的閾值電壓，如圖4.22(b)所示。通常要求柵電極材料1的功函數(shù)在4.1ev(Si的親和能，即Si導(dǎo)帶的位置)附近，從而對應(yīng)于NMOSFET的較低的閾值電壓。而對于PMOSFET，則希望柵電極材料2的功函數(shù)在5.2eV，即Si的價帶附近。2．柵電極材料的穩(wěn)定性

在通常的自對準(zhǔn)CMOS工藝中，由于柵形成以后還有源、漏雜質(zhì)激活等熱過程，溫度可能會高于800℃，因此所選擇的柵電極材料