專題一：數(shù)字鐘設(shè)計(jì)

參考書目《VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》。侯伯亨等編著，西電出版社。20.80《CPLD數(shù)字電路設(shè)計(jì)－－使用MAX+plusⅡ（入門篇）》。廖裕評(píng)等編著，清華大學(xué)出版社。49.00（含光盤）《VHDL應(yīng)用與開發(fā)實(shí)踐》。甘歷編著，科學(xué)出版社。29.00EDA芯片專題一：數(shù)字鐘設(shè)計(jì)一、教學(xué)內(nèi)容：數(shù)字鐘設(shè)計(jì)二、學(xué)目的及要求：1、掌握VHDL語言的基本結(jié)構(gòu)及編程思想。2、掌握VHDL語言的軟件仿真方法。3、掌握VHDL語言的下載及硬件仿真方法。4、提高綜合應(yīng)用能力。三、授課課時(shí)：4課時(shí)四、教學(xué)重點(diǎn)、難點(diǎn)：數(shù)字鐘VHDL語言設(shè)計(jì)

數(shù)字鐘設(shè)計(jì)要求：1、用VHDL實(shí)現(xiàn)數(shù)字鐘系統(tǒng)的軟件編輯。方法一：元件例化方法二：原理圖2、用VHDL實(shí)現(xiàn)數(shù)字鐘系統(tǒng)的軟件仿真。3、用VHDL實(shí)現(xiàn)數(shù)字鐘系統(tǒng)的硬件仿真。一、60進(jìn)制計(jì)數(shù)器設(shè)計(jì)元件外部引腳功能圖：說明：1、EN＝‘1’時(shí)，正常計(jì)數(shù)，＝‘0’時(shí)，停止計(jì)數(shù)。

2、CLRN＝’0’時(shí)，復(fù)位清零，＝‘1’時(shí)，正常計(jì)數(shù)。

3、CLK時(shí)鐘信號(hào)，上升沿觸發(fā)。

4、QSA：60進(jìn)制個(gè)位輸出；QSB：60進(jìn)制十位輸出。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_60ISPORT(CLRN,EN,CLK:INSTD_LOGIC;cout1:outSTD_LOGIC;

Qsa:OUTINTEGERRANGE0TO9;

Qsb:OUTINTEGERRANGE0TO5);ENDclock_60;ARCHITECTUREaOFclock_60IS

BEGINPROCESS(CLK,CLRN)VARIABLEtmpsa:INTEGERRANGE0TO9;VARIABLEtmpsb:INTEGERRANGE0TO5;

一、60進(jìn)制計(jì)數(shù)器設(shè)計(jì)（VHDL程序）BEGINIFCLRN='0'THENtmpsb:=0;tmpsa:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmpsb=5ANDtmpsa=9THENtmpSa:=0;

tmpSb:=0;COUT1<='1';ELSIFtmpSa=9THENtmpSa:=0;

tmpSb:=tmpSb+1;ELSEtmpSa:=tmpSa+1;ENDIF;ENDIF;ENDIF;QSA<=tmpsa;QSB<=tmpsb;ENDPROCESS;ENDa;二、24進(jìn)制計(jì)數(shù)器設(shè)計(jì)元件外部引腳功能圖：說明：1、EN＝‘1’時(shí)，正常計(jì)數(shù)，＝‘0’時(shí)，停止計(jì)數(shù)。

2、CLRN＝’0’時(shí)，復(fù)位清零，＝‘1’時(shí)，正常計(jì)數(shù)。

3、CLK時(shí)鐘信號(hào)，上升沿觸發(fā)。

4、QHA：24進(jìn)制個(gè)位輸出；QHB：24進(jìn)制十位輸出。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_24ISPORT(CLRN,EN,CLK:INSTD_LOGIC;

cout:outSTD_LOGIC;

Qha:OUTINTEGERRANGE0TO9;

Qhb:OUTINTEGERRANGE0TO2);ENDclock_24;ARCHITECTUREaOFclock_24IS

BEGINPROCESS(CLK,CLRN)VARIABLEtmpha:INTEGERRANGE0TO9;VARIABLEtmphb:INTEGERRANGE0TO2;

二、24進(jìn)制計(jì)數(shù)器設(shè)計(jì)BEGINIFCLRN='0'THENtmphb:=0;tmpha:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmphb=2ANDtmpha=3THENtmpha:=0;

tmphb:=0;COUT<='1';ELSIFtmpha=9THENtmpha:=0;

tmphb:=tmphb+1;ELSEtmpha:=tmpha+1;ENDIF;ENDIF;ENDIF;QHA<=tmpha;QHB<=tmphb;ENDPROCESS;ENDa;數(shù)字鐘結(jié)構(gòu)體數(shù)字鐘實(shí)體

LIBRARYieee;USEieee.std_logic_1164.all;ENTITYclock_vISPORT(EN,CLK,CLRN:INSTD_LOGIC;

QSa,QMa,QHa:OUTINTEGERRANGE0TO9;

QSb,QMb:OUTINTEGERRANGE0TO5;

QHb:OUTINTEGERRANGE0TO2;

cout:outstd_logic);ENDclock_v;ARCHITECTUREaOFclock_vISsignalcout1,cout2,COUT3:STD_LOGIC;BEGINu60s:PROCESS(CLK,CLRN)VARIABLEtmpsa:INTEGERRANGE0TO9;VARIABLEtmpsb:INTEGERRANGE0TO5;BEGINIFCLRN='0'THENtmpsb:=0;tmpsa:=0;ELSIFCLK'eventANDCLK='1'THEN IFEN='1'THENIFtmpsb=5ANDtmpsa=9THENtmpSa:=0;tmpSb:=0;COUT1<='1';ELSIFtmpSa=9THENtmpSa:=0;tmpSb:=tmpSb+1;COUT1<='0';ELSEtmpSa:=tmpSa+1;COUT1<='0';ENDIF;ENDIF;ENDIF;QSA<=tmpsa;QSB<=tmpsb;ENDPROCESSu60s;

數(shù)字鐘VHDL程序的結(jié)構(gòu)體部分接下頁u60M:PROCESS(cout1,CLRN)VARIABLEtmpMa:INTEGERRANGE0TO9;VARIABLEtmpMb:INTEGERRANGE0TO5;BEGINIFCLRN='0'THENtmpMb:=0;tmpMa:=0;ELSIFCOUT1'eventANDCOUT1='1'THEN IFEN='1'THENIFtmpMb=5ANDtmpMa=9THENtmpMa:=0;tmpMb:=0;COUT2<='1';ELSIFtmpMa=9THENtmpMa:=0;tmpMb:=tmpMb+1;COUT2<='0';ELSEtmpMa:=tmpMa+1;COUT2<='0';ENDIF;ENDIF;ENDIF;QMA<=tmpMa;QMB<=tmpMb;ENDPROCESSu60M;數(shù)字鐘分計(jì)數(shù)器接下頁u24H:PROCESS(COUT2,CLRN)VARIABLEtmpHa:INTEGERRANGE0TO9;VARIABLEtmpHb:INTEGERRANGE0TO2;BEGINIFCLRN='0'THENtmpHb:=0;tmpHa:=0;ELSIFCOUT2'eventANDCOUT2='1'THEN IFEN='1'THENIFtmpHb=2ANDtmpHa=3THENtmpHa:=0;tmpHb:=0;COUT3<='1';ELSIFtmpHa=9THENtmpHa:=0;tmpHb:=tmpHb+1;COUT3<='0';ELSEtmpHa:=tmpHa+1;COUT3<='0';ENDIF;ENDIF;ENDIF;QHA<=tmpHa;QHB<=tmpHb;COUT<=COUT3;ENDPROCESSu24H;ENDa;數(shù)字鐘時(shí)計(jì)數(shù)器結(jié)構(gòu)圖NO.7：此電路適合于設(shè)計(jì)時(shí)鐘、定時(shí)器、秒表等。因?yàn)榭衫面I8和鍵5分別控制時(shí)鐘的清零和設(shè)置時(shí)間的使能；利用鍵7、5和1進(jìn)行時(shí)、分、秒的設(shè)置。1、編輯數(shù)字鐘文件；2、設(shè)置當(dāng)前文件為工程文件3、編譯并查錯(cuò)；4、軟件仿真；選擇器件選擇該類型器件再選擇該器件引腳鎖定原理圖設(shè)計(jì)方法校時(shí)電路設(shè)計(jì)狀態(tài)機(jī)狀態(tài)圖2選1多路選擇器vhdl程序ENTITYmux21aISPORT(a,b:INBIT;k:INBIT;c:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGIN

c<=aWHENk=‘1'ELSEb;ENDARCHITECTUREone;狀

態(tài)

機(jī)

程

序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYzhuantaijiISPORT(CLK0,reset:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDzhuantaiji;ARCHITECTUREbehavOFzhuantaijiISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALstx:states;BEGINCOMREG:PROCESS(CLK,RESET)BEGIN--決定轉(zhuǎn)換狀態(tài)的進(jìn)程

IFRESET='1'THENSTX<=ST0;E