南郵版圖復(fù)習(xí)(鮑)說(shuō)課講解

模擬設(shè)計(jì)(shèjì)流程第一頁(yè)，共129頁(yè)。模擬設(shè)計(jì)(shèjì)流程第二頁(yè)，共129頁(yè)。數(shù)字(shùzì)設(shè)計(jì)流程第三頁(yè)，共129頁(yè)。數(shù)字設(shè)計(jì)(shèjì)流程注意數(shù)字電路與模擬電路流程(liúchéng)的區(qū)別，要會(huì)簡(jiǎn)答電路流程(liúchéng)。第四頁(yè)，共129頁(yè)。第三部分(bùfen)：版圖的準(zhǔn)備3.DRC文件3.1DRC:DesignRuleCheck，設(shè)計(jì)規(guī)則檢查。3.2DRC程序了解有關(guān)你工藝的所有必需(bìxū)的東西。它將著手仔細(xì)檢查你所有布置的一切。5/1000=0.005DRC文件(wénjiàn)第五頁(yè)，共129頁(yè)。第三(dìsān)部分：版圖的準(zhǔn)備4.LVS文件(wénjiàn)4.1LVS:layoutversusschematic，版圖與電路圖對(duì)照。4.2LVS工具不僅能檢查器件和布線，而且還能確認(rèn)器件的值和類型是否正確。第六頁(yè)，共129頁(yè)。MOS管書(shū)194~218（包括書(shū)后(shūhòu)習(xí)題）NMOSPMOSMOS管剖面圖第七頁(yè)，共129頁(yè)。第二部分：版圖設(shè)計(jì)(shèjì)基礎(chǔ)MOS管1)NMOS管NMOS管，做在P襯底上，溝道(ɡōudào)為P型，源漏為N型2)包括層次：NIMP，N+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過(guò)孔3)MOS管的寬長(zhǎng)確定

NMOS版圖(bǎntú)第八頁(yè)，共129頁(yè)。第二部分：版圖設(shè)計(jì)(shèjì)基礎(chǔ)PMOS管以TSMC，CMOS，N單阱工藝為例PMOS管，做在N阱中，溝道(ɡōudào)為N型，源漏為P型包括層次：NWELL，N阱PIMP，P+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過(guò)孔MOS管的寬長(zhǎng)確定PMOS版圖(bǎntú)第九頁(yè)，共129頁(yè)。MOS管第十頁(yè)，共129頁(yè)。CMOS閂鎖效應(yīng)源漏區(qū)相對(duì)于襯底正偏時(shí)，會(huì)向鄰近區(qū)域的反偏PN結(jié)注入少子，相鄰的NMOS和PMOS相互交換少子發(fā)生閂鎖效應(yīng)。CMOS器件的寄生雙極晶體管被觸發(fā)導(dǎo)通，在電源和地之間存在一個(gè)低阻通路，產(chǎn)生大短路電流，導(dǎo)致無(wú)法正常工作，甚至燒毀。芯片閂鎖測(cè)試每個(gè)管腳上施加正向或者負(fù)向的測(cè)試電流脈沖，芯片上電，電流脈沖從小到±100mA，最大到250mA，電流施加之前和之后(zhīhòu)測(cè)量電源電流，如果不近似相等，則不能通過(guò)測(cè)試第十一頁(yè)，共129頁(yè)。當(dāng)N阱或者襯底上的電流足夠大，使得R1或R2上的壓降超過(guò)(chāoguò)0.7V，就會(huì)使Q1或者Q2開(kāi)啟。例如Q1開(kāi)啟，它會(huì)提供足夠大的電流給R2，使得R2的壓降達(dá)到0.7V，R2也會(huì)開(kāi)啟，反饋電流給Q1，形成惡性循環(huán)，導(dǎo)致大部分的電流從VDD直接通過(guò)寄生晶體管到GND，而不是通過(guò)MOSFET的溝道。CMOS閂鎖效應(yīng)第十二頁(yè)，共129頁(yè)。

CMOS閂鎖效應(yīng)避免源漏區(qū)域的正向偏壓；增加Guardring（保護(hù)環(huán)）：P+ring環(huán)繞NMOS并接地；N+ring環(huán)繞PMOS并接VDD，可以降低阱和襯底的電阻值(zǔzhí)，也可阻止載流子到達(dá)寄生BJT的基極；襯底接觸和阱接觸盡量靠近源極，以降低阱和襯底的阻值(zǔzhí)；使NMOS盡量靠近GND，PMOS盡量靠近VDD，NMOS和PMOS間加大距離除在I/O處需采取防Latchup的措施外，凡接I/O的內(nèi)部mos也應(yīng)圈guardring。I/O處盡量不使用pmos(nwell)第十三頁(yè)，共129頁(yè)。MOS晶體管結(jié)構(gòu)(jiégòu)并行的叉指不僅使對(duì)寬長(zhǎng)比的調(diào)整更加便利，而且由于相鄰的部分(bùfen)共享源、漏叉指，從而節(jié)約了面積。相鄰源/漏叉指的合并也使寄生結(jié)電容的減小達(dá)到50﹪。最外面叉指作為源區(qū)，可以降低漏區(qū)一個(gè)叉指，降低寄生電容Cgd第十四頁(yè)，共129頁(yè)。3.CMOS版圖使用了合并器件從而節(jié)約了面積且減小了電容。一個(gè)簡(jiǎn)單的二輸入與非門（NAND）的版圖。PMOS阱共用(ɡònɡyònɡ)，漏區(qū)共用(ɡònɡyònɡ)，阱接觸共用(ɡònɡyònɡ)，NMOS共用(ɡònɡyònɡ)MOS晶體管結(jié)構(gòu)(jiégòu)第十五頁(yè)，共129頁(yè)?？梢钥闯鰯?shù)字標(biāo)準(zhǔn)單元設(shè)計(jì)的規(guī)則：電源線上方，地線下方，所有單元高度(gāodù)相同，便于首尾相連，可以使阱相互交疊，每個(gè)單元必須包括阱接觸和襯底接觸第十六頁(yè)，共129頁(yè)。MOS匹配(pǐpèi)書(shū)213大尺寸(chǐcun)比小尺寸(chǐcun)晶體管更匹配，大尺寸(chǐcun)降低了局部不規(guī)則的影響長(zhǎng)溝道比短溝道更匹配，因?yàn)殚L(zhǎng)溝道降低溝道調(diào)制效應(yīng)。方向一致比方向不一致更匹配，因單晶硅各向異性MOS電壓匹配(pǐpèi)，需要柵源電壓匹配(pǐpèi)，如差分對(duì)輸入管；MOS電流匹配，如電流鏡第十七頁(yè)，共129頁(yè)。匹配因素(yīnsù)——柵極面積閾值電壓的失配和柵極(shānjí)面積的平方根成反比第十八頁(yè)，共129頁(yè)。匹配(pǐpèi)因素——柵氧化層厚度薄柵氧化層匹配優(yōu)于厚氧化層晶體管工藝尺寸的縮寫(xiě)，改善了VT的失配，因?yàn)?yīnwèi)氧化層越薄，跨導(dǎo)越大，有效閾值電壓降低。第十九頁(yè)，共129頁(yè)。匹配(pǐpèi)因素——溝道長(zhǎng)度調(diào)制效應(yīng)晶體管系統(tǒng)失配與漏源電壓差成正比，與溝道長(zhǎng)度(chángdù)成反比，可增加溝道長(zhǎng)度(chángdù)若需要進(jìn)一步降低溝道調(diào)制，可以采用共源共柵結(jié)構(gòu)，第二十頁(yè)，共129頁(yè)。匹配因素(yīnsù)——方向晶體管跨導(dǎo)取決于載流子遷移率，在不同方向下，晶體管表現(xiàn)不同的應(yīng)力(yìnglì)敏感性。為避免應(yīng)力(yìnglì)影響，匹配晶體管取一致方向。第二十一頁(yè)，共129頁(yè)。匹配(pǐpèi)因素——擴(kuò)散和刻蝕效應(yīng)多晶硅刻蝕速率不一致，開(kāi)口(kāikǒu)越大，速率越快，

中等精度的匹配，要求增加虛擬晶體管，虛擬晶體管柵極與源相連第二十二頁(yè)，共129頁(yè)。有源區(qū)上柵極(shānjí)接觸孔引起的失配如果在有源區(qū)上的柵氧上的多晶柵加接觸孔，會(huì)引起較大的失配，硅化物可能會(huì)穿透多晶硅柵，極大地改變(gǎibiàn)氧化層附近多晶硅柵的功函數(shù)應(yīng)將接觸孔置于場(chǎng)氧化層的上方第二十三頁(yè)，共129頁(yè)。溝道(ɡōudào)附近的擴(kuò)散區(qū)深擴(kuò)散區(qū)會(huì)影響附近MOS管的匹配(pǐpèi)，擴(kuò)散區(qū)結(jié)的尾部延伸，如BICMOS的深N側(cè)阱和NBL要遠(yuǎn)離匹配(pǐpèi)MOS溝道CMOS工藝中N阱應(yīng)與NMOS間隔一定距離PMOS應(yīng)距離N阱邊緣一定距離，防止橫向擴(kuò)散對(duì)阱濃度的影響NMOS比PMOS匹配更好可能(kěnéng)由于背柵摻雜的變化，埋層溝道的存在，以及方向的應(yīng)力效應(yīng)第二十四頁(yè)，共129頁(yè)。匹配(pǐpèi)因素——?dú)浠饔迷谕嘶疬^(guò)程中，氫滲入氧化層中，到達(dá)氧化層-硅界面處，消除硅的懸掛鍵，深擴(kuò)散(kuòsàn)區(qū)會(huì)影響附近MOS管的匹配，如果其上有金屬，則阻礙了氫的分布。如果MOS上方金屬圖形不同，則會(huì)造成電流失配。所以盡量不要在MOS柵上走金屬線第二十五頁(yè)，共129頁(yè)。匹配因素(yīnsù)——熱效應(yīng)和應(yīng)力1氧化層的厚度梯度2應(yīng)力梯度影響載流子遷移率，但對(duì)閾值電壓沒(méi)有影響，通過(guò)共質(zhì)心版圖實(shí)現(xiàn)匹配3熱梯度閾值電壓隨溫度(wēndù)-2mV/℃，MOS電流匹配與閾值電壓關(guān)系不大，取決于尺寸第二十六頁(yè)，共129頁(yè)。MOS的共質(zhì)心(zhìxīn)布局書(shū)214共質(zhì)心可以(kěyǐ)消除梯度的影響第二十七頁(yè)，共129頁(yè)。實(shí)例(shílì)圖9.37第二十八頁(yè)，共129頁(yè)。二維交叉耦合可以分成(fēnchénɡ)兩個(gè)部分，并對(duì)角分布，圖8.41圖9.36第二十九頁(yè)，共129頁(yè)。MOS匹配(pǐpèi)規(guī)則1）一致性匹配器件質(zhì)心應(yīng)近似一致，盡量重合2）對(duì)稱(duìchèn)性陣列應(yīng)相對(duì)于X軸和Y軸對(duì)稱(duìchèn)，應(yīng)該是用陣列中各單元的位置對(duì)稱(duìchèn)3）分散性陣列應(yīng)具有最大程度的分散性，器件的各組成部分均勻分散在陣列中。4）緊湊性陣列應(yīng)盡可能緊湊，接近正方形5）方向性第三十頁(yè)，共129頁(yè)。MOS晶體管的匹配(pǐpèi)規(guī)則1）低度匹配漏極電流失配幾個(gè)百分點(diǎn)，用于實(shí)現(xiàn)對(duì)精度沒(méi)有特殊要求的偏置電流網(wǎng)絡(luò)2）中等匹配典型失調(diào)電壓為±5mV，或者漏極電流失配小于±1%。用于非關(guān)鍵運(yùn)算(yùnsuàn)放大器和比較器的輸入級(jí)，未經(jīng)修正的失調(diào)值為±10%。3）精確匹配典型失調(diào)電壓為±1mV，或者漏極電流失配小于±0.1%。需要經(jīng)過(guò)修正，需要對(duì)溫度變化進(jìn)行補(bǔ)償或者只在有限的溫度范圍內(nèi)滿足要求第三十一頁(yè)，共129頁(yè)。MOS晶體管的匹配(pǐpèi)1）采用相同的叉指圖形長(zhǎng)寬相等2）采用大面積的有源區(qū)W*L，失配和面積平方根成反比3）對(duì)于電壓匹配，保持較小的Vgst值可通過(guò)增加W/L4）對(duì)于電流匹配，保持較大的Vgst值>0.3V5）采用薄氧化層器件(qìjiàn)代替厚氧化層器件(qìjiàn)第三十二頁(yè)，共129頁(yè)。6）使用晶體管的方向一致補(bǔ)償應(yīng)力7）晶體管應(yīng)相互靠近降低(jiàngdī)梯度的影響8）匹配晶體管的版圖應(yīng)盡可能緊湊寬晶體管應(yīng)分成多個(gè)叉指，避免細(xì)長(zhǎng)結(jié)構(gòu)9）如果可能，應(yīng)采用共質(zhì)心版圖結(jié)構(gòu)精確匹配的應(yīng)采用交叉耦合對(duì)形式10）避免使用極短或者極窄的晶體管第三十三頁(yè)，共129頁(yè)。11）在晶體管的末端放置陪襯（虛擬）段12）把晶體管放置在低應(yīng)力梯度區(qū)域中等匹配和精確匹配的應(yīng)與芯片邊緣間隔至少250um13）匹配晶體管應(yīng)與功率器件距離適當(dāng)14）有源柵區(qū)上方不能放置接觸孔15）金屬布線不能穿過(guò)有源柵區(qū)16）使所有深擴(kuò)散結(jié)遠(yuǎn)離有源柵區(qū)17）精確匹配晶體管應(yīng)放置在芯片的對(duì)稱軸上18）不要讓NBL陰影與有源柵區(qū)相交19）用金屬條連接(liánjiē)柵叉指20）盡量使用NMOS晶體管而非PMOS晶體管。第三十四頁(yè)，共129頁(yè)。GuardRing?。uardRing必須(bìxū)封閉應(yīng)該(yīnggāi)采用后者噪聲(zàoshēng)抑制——保護(hù)環(huán)開(kāi)關(guān)感性負(fù)載的器件在正常工作時(shí)會(huì)產(chǎn)生極大的瞬間能量，這些瞬態(tài)不僅會(huì)引起閂鎖，也會(huì)向敏感電路注入噪聲，高頻MOSFET的柵極驅(qū)動(dòng)會(huì)遇到柵導(dǎo)線諧振引起的嚴(yán)重瞬變。所以MOSFET柵極驅(qū)動(dòng)和感性負(fù)載驅(qū)動(dòng)的輸出電路必須仔細(xì)使用電子保護(hù)環(huán)屏蔽以減小噪聲耦合和閂鎖敏感度。第三十五頁(yè)，共129頁(yè)。CoaxialShieldingM3M2SignalM1M2GND?。±@線時(shí)，先走Shielding結(jié)構(gòu)(jiégòu)，再繞其他線！如果需要(xūyào)shielding結(jié)構(gòu)，請(qǐng)電路設(shè)計(jì)者事先告知via2via1噪聲抑制(yìzhì)——屏蔽第三十六頁(yè)，共129頁(yè)。DifferentialSignalA：B：A－B：??！差分(chàfēn)輸入對(duì)管的輸入信號(hào)線要按最小間距走差分輸入對(duì)管要盡量精確(jīngquè)匹配噪聲抑制(yìzhì)——差分結(jié)構(gòu)第三十七頁(yè)，共129頁(yè)。DecoupledPowerRailsQuietV+V-Noise大耦合電容(diànróng)除非特別說(shuō)明，該電容不必在版圖設(shè)計(jì)(shèjì)開(kāi)始時(shí)即確定大小、位置，通常在版圖最終拼整圖時(shí)，利用“邊角余料”空隙畫(huà)上即可。噪聲(zàoshēng)抑制——去耦電容第三十八頁(yè)，共129頁(yè)。StackedPowerRailsM3M2M1GNDGNDVDD小電容(diànróng)層疊電源線和地線，會(huì)形成許多小電容對(duì)于(duìyú)高頻噪聲的泄放很有用在做cellring時(shí)，除非工藝方有特定要求(yāoqiú)，往往都做成電源線與地線層疊的形式：方便ESD走線增大寄生電容。噪聲抑制——去耦第三十九頁(yè)，共129頁(yè)。第二部分：版圖(bǎntú)設(shè)計(jì)基礎(chǔ)1)反向器2)NMOS，PMOS3)金屬連線4)關(guān)于(guānyú)ButtingContact部分器件(qìjiàn)第四十頁(yè)，共129頁(yè)。反相器、與非門、或非門的版圖書(shū)223~227與非門、或非門可能是二或三輸入給版圖畫(huà)電路(diànlù)圖、給電路(diànlù)圖畫(huà)版圖為何一個(gè)(yīɡè)晶體管要多個(gè)叉指結(jié)構(gòu)？書(shū)204第四十一頁(yè)，共129頁(yè)。電阻(diànzǔ)書(shū)132~144第四十二頁(yè)，共129頁(yè)。薄層導(dǎo)體的電阻(diànzǔ)R與L/W成正比，當(dāng)L=W時(shí)，有R=ρ/d。定義比例系數(shù)ρ/d為方塊電阻(diànzǔ)(用R□表示)，單位為歐姆。

2、方塊(fānɡkuài)電阻電阻(diànzǔ)阻值=R□×方塊數(shù)

R□表示一個(gè)正方形材料的薄層電阻,它與正方形邊長(zhǎng)的大小無(wú)關(guān),只與半導(dǎo)體的摻雜水平和摻雜區(qū)的結(jié)深（即材料厚度）有關(guān)。R□=ρ/d

R=R□L/W第四十三頁(yè)，共129頁(yè)。3、電阻(diànzǔ)版圖（1）基本(jīběn)電阻版圖電阻(diànzǔ)的長(zhǎng)度為兩引線孔之間的材料長(zhǎng)度或電阻(diànzǔ)器件體區(qū)長(zhǎng)度第四十四頁(yè)，共129頁(yè)。（2）折彎(shéwān)型電阻版圖大電阻注意，拐角處方塊(fānɡkuài)數(shù)只計(jì)算1/2第四十五頁(yè)，共129頁(yè)。電阻包括多晶電阻（高阻、低阻）擴(kuò)散(kuòsàn)電阻（有源區(qū)電阻）阱電阻金屬電阻Silicide：淀積在多晶硅或者擴(kuò)散區(qū)的表面，減小形成MOS管的多晶硅和擴(kuò)散區(qū)的寄生(jìshēng)阻抗，由硅和金屬混合而成，可以降低多晶硅電阻和擴(kuò)散區(qū)電阻的阻值（10倍左右）第四十六頁(yè)，共129頁(yè)。多晶電阻(diànzǔ)版圖電阻(diànzǔ)類型Poly SiO2 M1Poly電阻(diànzǔ)形成MOS管柵極的多晶硅作電阻，方塊電阻較大：200-1000Ω/□第四十七頁(yè)，共129頁(yè)。阱電阻(diànzǔ)版圖電阻(diànzǔ)類型N阱N+N+SiO2M1阱電阻(diànzǔ)因?yàn)橼迨堑蛽诫s,方塊電阻大,可以用阱來(lái)做大阻值的電阻；方塊電阻約為10KΩ/□，電阻精度差，溫度系數(shù)高，電壓系數(shù)第四十八頁(yè)，共129頁(yè)。擴(kuò)散區(qū)電阻(diànzǔ)版圖電阻(diànzǔ)類型N+ P-sub擴(kuò)散(kuòsàn)區(qū)電阻：形成源漏區(qū)的擴(kuò)散(kuòsàn)層來(lái)形成擴(kuò)散(kuòsàn)區(qū)電阻，特性同雙極工藝中的發(fā)射極擴(kuò)散(kuòsàn)電阻；第四十九頁(yè)，共129頁(yè)。5、阱電阻和擴(kuò)散電阻阱是輕摻雜(chānzá)區(qū)，電阻率很高，可作大電阻，但精度不高。阱電阻兩端要重?fù)诫s(chānzá)做接觸孔

有源區(qū)可以做電阻和溝道電阻(在兩層摻雜(chānzá)區(qū)之間的中間摻雜(chānzá)層，例如npn中的p型區(qū))。有源區(qū)電阻(diànzǔ)（擴(kuò)散電阻(diànzǔ)）第五十頁(yè)，共129頁(yè)。阱電阻和擴(kuò)散(kuòsàn)電阻要考慮襯底的電位，將P型襯底接最低電位，N型襯底接最高電位，使電阻區(qū)和襯底形成的PN結(jié)反偏。例如，P+電阻做在N阱內(nèi)，除電阻兩端有接觸孔外，阱內(nèi)要增加接最高電位的接觸孔。第五十一頁(yè)，共129頁(yè)。（4）接觸(jiēchù)電阻以多晶硅電阻為例，電阻材料與外界相連的金屬接觸(jiēchù)材料同樣有電阻總電阻(diànzǔ)=體電阻(diànzǔ)+接觸電阻(diànzǔ)（兩個(gè)端口電阻(diànzǔ)）應(yīng)盡量多做引線孔第五十二頁(yè)，共129頁(yè)。電阻版圖設(shè)計(jì)(shèjì)技巧保持體區(qū)最小寬度，只改變體區(qū)長(zhǎng)度而改變電阻值大電阻體區(qū)過(guò)長(zhǎng)，使用(shǐyòng)多條小值電阻串聯(lián)一個(gè)模塊中用于串聯(lián)、并聯(lián)成大電阻的小值電阻尺寸相同

掌握單位電阻串并聯(lián)形成所要求的匹配電阻！第五十三頁(yè)，共129頁(yè)。MOS集成電路(jíchéng-diànlù)中的電容書(shū)147~155平板電容器的電容表示式：C=εoεox/toxWL =C0WLεo、εox、tox由材料性質(zhì)以及絕緣層的厚度決定，絕緣層越薄單位(dānwèi)電容越大。式中W和L是平板電容器的寬度和長(zhǎng)度，二者的乘積即為電容器的面積。

第五十四頁(yè)，共129頁(yè)。電容1)電容值計(jì)算C=L*W*C02)電容分類：poly電容MIM電容基于(jīyú)單位面積電容值MOS電容源漏接地，基于(jīyú)柵電容，C=W*L*CoxMIM電容(diànróng)版圖MOS電容(diànróng)版圖第五十五頁(yè)，共129頁(yè)。1、MIM電容(diànróng)下極板(jíbǎn)上極板(jíbǎn)MIM（金屬-絕緣層-金屬電容）第五十六頁(yè)，共129頁(yè)。2、PMOS電容(diànróng)第五十七頁(yè)，共129頁(yè)。3PIP電容(diànróng)多晶-絕緣層-多晶電容(diànróng)第五十八頁(yè)，共129頁(yè)。4疊層電容器MOM利用metal1或第二層多晶硅覆蓋在第一層多晶硅之上形成第三層極板，增大(zēnɡdà)電容值。5金屬-多晶硅-擴(kuò)散(kuòsàn)區(qū)電容第五十九頁(yè)，共129頁(yè)。失配的原因-----隨機(jī)(suíjī)變化面變化增大面積(miànjī)，減小失配兩個(gè)電容匹配匹配電容的較小者對(duì)失配(shīpèi)起主要作用，避免使用大的電容比率第六十頁(yè)，共129頁(yè)。電阻(diànzǔ)匹配工藝隨機(jī)(suíjī)變化面變化隨機(jī)(suíjī)失配和電阻平方根成反比隨機(jī)(suíjī)失配和電阻寬度成反比適當(dāng)增加電阻寬度，使用串并聯(lián)100kΩ和10kΩ的匹配10kΩ由20kΩ的電阻并聯(lián)，失配可降低1/2兩個(gè)等值等寬度匹配電阻的情況第六十一頁(yè)，共129頁(yè)。2、工藝(gōngyì)偏差電阻寬度的選擇：設(shè)寬度為2um和4um的電阻：若多晶硅刻蝕造成(zàochénɡ)ΔW=0.1um，則實(shí)際寬度比為(2.1)/(4.1)=0.512，造成(zàochénɡ)2.4%的失配。因此，匹配電阻采用相同寬度消除工藝誤差

第六十二頁(yè)，共129頁(yè)。電阻長(zhǎng)度的選擇：設(shè)長(zhǎng)度為20um和40um的電阻若多晶硅刻蝕造成ΔL=0.2um，則實(shí)際(shíjì)長(zhǎng)度比為(20.2)/(40.2)=0.503，造成0.5%的失配。因此，把匹配電阻分成相同尺寸的電阻段消除工藝誤差

2、工藝(gōngyì)偏差分成(fēnchénɡ)2段，則實(shí)際長(zhǎng)度比為(20.2)/(20.2+20.2)=0.5第六十三頁(yè)，共129頁(yè)。4刻蝕速率(sùlǜ)的變化多晶電阻由刻蝕多晶形成，刻蝕速率取決于多晶硅開(kāi)孔的大小，越大刻蝕劑進(jìn)入多，速度越快，大開(kāi)孔邊緣處刻蝕更嚴(yán)重，使得(shǐde)距離很遠(yuǎn)的多晶硅圖形比近距離的圖形寬度小。增加虛擬dummy電阻，虛擬(xūnǐ)電阻間距相同，可以很窄，不連接或者接地（消除電荷積聚）第六十四頁(yè)，共129頁(yè)。4刻蝕速率的變化(biànhuà)-電容多晶硅電容(diànróng)類似，將虛擬電容(diànróng)放置在電容(diànróng)周圍，第六十五頁(yè)，共129頁(yè)。共質(zhì)心(zhìxīn)版圖匹配器件(qìjiàn)分成幾個(gè)相同的部分，擺放成對(duì)稱結(jié)構(gòu)，器件(qìjiàn)的質(zhì)心位于穿過(guò)陣列的對(duì)稱軸的交叉點(diǎn)共質(zhì)心版圖是為了(wèile)克服擴(kuò)散、長(zhǎng)氧、溫度、應(yīng)力等的梯度第六十六頁(yè)，共129頁(yè)。共質(zhì)心(zhìxīn)版圖ABA結(jié)構(gòu)2:1：ABAB，因?yàn)橘|(zhì)心不完全對(duì)準(zhǔn)，質(zhì)心間距使得器件易受應(yīng)力誘發(fā)(yòufā)失配的影響。第六十七頁(yè)，共129頁(yè)。匹配(pǐpèi)電阻電阻方塊(fānɡkuài)不小于5個(gè)，10個(gè)以上最好；把分段串聯(lián)或并聯(lián)；選擇合適叉指結(jié)構(gòu)；確定公因子(yīnzǐ)，10kΩ和25kΩ，最大公因子(yīnzǐ)5kΩ，可以分成7個(gè)5kΩ的電阻段。第六十八頁(yè)，共129頁(yè)。各個(gè)(gègè)電阻分成相同的段TwoinseriesTwoinparallelFourinparallel第六十九頁(yè)，共129頁(yè)。共質(zhì)心版圖(bǎntú)規(guī)則一致性：匹配(pǐpèi)器件的質(zhì)心盡量一致對(duì)稱性陣列的排布應(yīng)關(guān)于X軸Y軸對(duì)稱分散性：陣列應(yīng)具有最大可能的分散性，器件的各段應(yīng)均勻分布在陣列中緊湊型：應(yīng)盡可能緊湊，最好是正方形第七十頁(yè)，共129頁(yè)。二維共質(zhì)心(zhìxīn)陣列二維對(duì)稱軸，更好地消除梯度(tīdù)作用稱之為交叉耦合對(duì)，電阻(diànzǔ)很少排列成交叉耦合對(duì)，電容、MOS管經(jīng)常采用第七十一頁(yè)，共129頁(yè)。12靜電(jìngdiàn)影響 靜電場(chǎng)會(huì)引起載流子的耗盡和積累，電阻容易受到電壓調(diào)制的影響，電容受周圍電場(chǎng)耦合會(huì)引起電容值變化靜電場(chǎng)也能把噪聲耦合到匹配(pǐpèi)電阻和電容陣列的高阻節(jié)點(diǎn)。第七十二頁(yè)，共129頁(yè)。電壓(diànyā)調(diào)制擴(kuò)散電阻可能隨著隔離島和電阻體區(qū)電壓差的變化而變化保持隔離島-體區(qū)的電壓差相同，即可消除(xiāochú)失配，如果電阻等值，偏壓相同，就放置在同一隔離島內(nèi)。采用方塊電阻較小的電阻，電壓調(diào)制也較小多晶電阻無(wú)隔離島第七十三頁(yè)，共129頁(yè)。不連接匹配電阻的走線不能從電阻上穿過(guò)(chuānɡuò)，不僅耦合噪聲，而導(dǎo)線和電阻間的電場(chǎng)會(huì)調(diào)制電阻的電導(dǎo)率，電導(dǎo)調(diào)制(tiáozhì)的因素（1）導(dǎo)線和下面電阻的電壓差（2）氧化層厚度和交疊面積第七十四頁(yè)，共129頁(yè)。靜電屏蔽(jìnɡdiànpínɡbì)屏蔽層插在金屬和電阻之間屏蔽層接地(jiēdì)，屏蔽層的衰減作用隨頻率增高而降低，第七十五頁(yè)，共129頁(yè)。器件(qìjiàn)匹配規(guī)則1低度匹配±1%的失配(shīpèi)，6到7位分辨率，一般模擬應(yīng)用，如電流鏡。2中度匹配±0.1%的失配(shīpèi)，9到10位的分辨率，帶隙基準(zhǔn)源，運(yùn)算放大器比較器的輸入級(jí)。3精確匹配±0.01%的失配(shīpèi)，9到10位的分辨率，精密A/D，D/A轉(zhuǎn)換器，電容比電阻容易實(shí)現(xiàn)。低匹配比較容易(róngyì)，叉指結(jié)構(gòu)可實(shí)現(xiàn)中等匹配精確匹配很難實(shí)現(xiàn)第七十六頁(yè)，共129頁(yè)。電阻(diànzǔ)匹配規(guī)則書(shū)1411.匹配電阻用同一種材料構(gòu)成工藝、溫度2.匹配電阻寬度相同系統(tǒng)失配，不同寬度可通過(guò)串并聯(lián)實(shí)現(xiàn)3.電阻足夠大隨機(jī)失配和面積(miànjī)平方根成反比，小電阻是失配的主要來(lái)源，可并聯(lián)實(shí)現(xiàn)小電阻4.匹配電阻足夠?qū)挼投绕ヅ?，寬度為最小寬度?50%，中度為200%，精確匹配為400%。第七十七頁(yè)，共129頁(yè)。電阻匹配(pǐpèi)規(guī)則5.盡量使用相同的電阻圖形具有相同長(zhǎng)度和寬度，否則易產(chǎn)生±1%以上的失配。6.沿同一方向擺放匹配電阻電阻一般(yībān)水平或垂直擺放7.匹配電阻臨近擺放失配隨間距增加而增加，精確匹配應(yīng)采用叉指結(jié)構(gòu)8.陣列電阻采用叉指結(jié)構(gòu)陣列化電阻采用叉指結(jié)構(gòu)，產(chǎn)生共質(zhì)心結(jié)構(gòu)，寬長(zhǎng)比不大于3:1，電阻段長(zhǎng)是寬的10倍以上第七十八頁(yè)，共129頁(yè)。9.在電阻陣列兩端增加虛擬器件把虛擬電阻接到低噪聲的低阻節(jié)點(diǎn)10.避免電阻段太短精確匹配(pǐpèi)電阻段方塊數(shù)不小于5，多晶電阻總長(zhǎng)度不小于50um11.消除熱電效應(yīng)，偶數(shù)對(duì)12.匹配(pǐpèi)電阻放在低應(yīng)力區(qū)域避免放在芯片四個(gè)角，高應(yīng)力區(qū)域第七十九頁(yè)，共129頁(yè)。13匹配電阻遠(yuǎn)離功率器件(qìjiàn)功耗大于50mW為功率器件(qìjiàn)，精確匹配電阻放在主功率器件(qìjiàn)的對(duì)稱軸上，距離不能小于200um14精確匹配電阻沿芯片對(duì)稱軸擺放15.若擴(kuò)散電阻，考慮隔離島調(diào)制盡量使用多晶硅電阻16.分段電阻好于折疊電阻低度匹配電阻可使用折疊電阻第八十頁(yè)，共129頁(yè)。電阻匹配(pǐpèi)規(guī)則17.優(yōu)先采用多晶硅電阻多晶硅電阻比擴(kuò)散電阻窄很多，較小的寬度失配不會(huì)增加18.淀積電阻放在場(chǎng)氧之上淀積電阻包括多晶穿過(guò)場(chǎng)氧階梯時(shí)，變化(biànhuà)增加，不應(yīng)穿過(guò)氧化層階梯或表面不連續(xù)處19.考慮采用場(chǎng)板和靜電屏蔽精確匹配電阻可在其上面放上靜電屏蔽層第八十一頁(yè)，共129頁(yè)。20.避免匹配電阻上的無(wú)關(guān)走線不與電阻連接的導(dǎo)線不要排布在電阻上方，以避免引入應(yīng)力誘發(fā)(yòufā)失配和氫化作用，消除噪聲耦合，除非靜電屏蔽層，尤其注意高速數(shù)字信號(hào)線21避免匹配電阻功耗過(guò)大匹配電阻的功耗會(huì)產(chǎn)生熱梯度，精確匹配電阻，功耗大于1—2uW/um2，窄電阻上的大電流會(huì)速度飽和和非線性第八十二頁(yè)，共129頁(yè)。二電容(diànróng)匹配規(guī)則書(shū)153結(jié)電容精度低，氧化(yǎnghuà)層電容精度高1.匹配電容圖形相同保持相同尺寸，如果兩電容尺寸不同，由小的單位電容并聯(lián)而成，單位電容不能串聯(lián)，2.精確匹配電容應(yīng)采用正方形周長(zhǎng)面積比越小越好，最好取正方形3.匹配電容大小適當(dāng)CMOS工藝中，正方形電容最佳尺寸在20-50um之間第八十三頁(yè)，共129頁(yè)。4.匹配電容相鄰擺放構(gòu)成寬長(zhǎng)比盡可能小的矩形陣列5.匹配電容置于場(chǎng)氧化層上氧化層表面不連續(xù)會(huì)引起電介質(zhì)發(fā)生變化，應(yīng)遠(yuǎn)離溝槽和擴(kuò)散區(qū)邊緣6.匹配電容上極板接高阻節(jié)點(diǎn)(jiédiǎn)電路的高阻節(jié)點(diǎn)(jiédiǎn)連接電容的上極板，比連接到下極板的寄生電容小，如果襯底噪聲嚴(yán)重，在電容下極板增加阱，連接干凈的模擬電壓，作為靜電屏蔽層。第八十四頁(yè)，共129頁(yè)。7.陣列外圍增加虛擬電容虛擬電容可以屏蔽橫向靜電場(chǎng)，消除刻蝕速率，無(wú)需相同寬度(kuāndù)，虛擬電容的兩極板連在一起防止靜電積聚8.對(duì)匹配電容進(jìn)行靜電屏蔽9.交叉耦合電容陣列通過(guò)交叉耦合減小氧化層梯度、應(yīng)力梯度和熱梯度影響，質(zhì)心必須對(duì)準(zhǔn)。第八十五頁(yè)，共129頁(yè)。10.考慮與電容相連的導(dǎo)線電容每個(gè)單位電容最小寬度的導(dǎo)線連接上極板，保持每個(gè)電容的導(dǎo)線電容相等。11.不要在沒(méi)有進(jìn)行靜電屏蔽的電容上走線導(dǎo)線和極板間的電容將引起匹配電容失配(shīpèi)12.優(yōu)先使用厚氧化層電容厚氧化層電介厚度失配(shīpèi)比例小。第八十六頁(yè)，共129頁(yè)。13.電容放在低應(yīng)力區(qū)域避免放在四個(gè)角，中央應(yīng)力最小，從中央到邊緣的一般的距離內(nèi)應(yīng)力小14.匹配電容遠(yuǎn)離功率器件距離功耗250mW以上功率器件200-300um15.沿芯片(xīnpiàn)對(duì)稱軸放置精確匹配電容電容對(duì)應(yīng)力的敏感度小于電阻，在（100）硅上，使陣列的對(duì)稱軸與芯片(xīnpiàn)對(duì)稱軸中一條平行。第八十七頁(yè)，共129頁(yè)。失效(shīxiào)機(jī)制電過(guò)應(yīng)力（EOS）是指由對(duì)器件施加過(guò)大電壓或電流而引起(yǐnqǐ)的失效。版圖預(yù)防措施可以減小4種常見(jiàn)類型EOS失效發(fā)生的可能性：靜電泄放（ESD）、電遷徙、介質(zhì)擊穿及天線效應(yīng)。第八十八頁(yè)，共129頁(yè)。ESD靜電(jìngdiàn)放電書(shū)165~168什么是靜電靜電將導(dǎo)致柵擊穿對(duì)ESD敏感的芯片存儲(chǔ)于靜電屏蔽包裝中，烙鐵、靜電鞋和腕帶接地(jiēdì)，加濕器可減小靜電積累靜電泄放是由靜電引起的一種電過(guò)應(yīng)力形式。通過(guò)特殊的測(cè)試可測(cè)出集成電路對(duì)ESD的敏感度。常見(jiàn)的3種測(cè)試結(jié)構(gòu)稱為人體模型、機(jī)器模型和充電器件模型。第八十九頁(yè)，共129頁(yè)。因ESD產(chǎn)生的原因(yuányīn)及其對(duì)集成電路放電的方式不同，經(jīng)過(guò)統(tǒng)計(jì)，ESD放電模型分下列四類:(1)人體放電模式(Human-BodyModel,HBM)(2)機(jī)器放電模式(MachineModel,MM)(3)組件充電模式(Charged-DeviceModel,CDM)(4)電場(chǎng)感應(yīng)模式(Field-InducedModel,FIM)另外還有兩個(gè)測(cè)試模型：(5)對(duì)于系統(tǒng)級(jí)產(chǎn)品測(cè)試的IEC電子槍空氣放電模式(6)對(duì)于研究設(shè)計(jì)用的TLP模型第九十頁(yè)，共129頁(yè)。影響(yǐngxiǎng)靜電泄放引起幾種不同形式的電損壞，包括介質(zhì)擊穿、介質(zhì)退化和雪崩誘發(fā)結(jié)漏電。在極端(jíduān)情況中，ESD放電甚至可以蒸發(fā)金屬層或粉碎體硅。對(duì)連接到柵的管腳，小于50V的電壓幾納秒可擊穿MOS晶體管的柵氧，并不可逆。使晶體管柵和襯底短路。有時(shí)可能只是介質(zhì)受損，并未擊穿，經(jīng)過(guò)長(zhǎng)時(shí)間正常工作時(shí)后，發(fā)生失效結(jié)也可以發(fā)生雪崩擊穿，表現(xiàn)為漏電流增大第九十一頁(yè)，共129頁(yè)。防護(hù)(fánghù)措施所有易損壞管腳必須(bìxū)有焊盤連接的ESD保護(hù)結(jié)構(gòu)，但有些大功率器件管腳自身有能力，不需要防護(hù)連接到小擴(kuò)散區(qū)的管腳需要防護(hù)，因?yàn)閿U(kuò)散結(jié)不夠大，如NPN的發(fā)射結(jié)MOS柵極易發(fā)生ESD損壞，需要特殊保護(hù)靜電放電保護(hù)電路結(jié)構(gòu)圖6.7圖6.8（書(shū)166）第九十二頁(yè)，共129頁(yè)。天線(tiānxiàn)效應(yīng)書(shū)210天線效應(yīng)：也叫等離子致?lián)p傷，指暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷的失效機(jī)制。當(dāng)大面積的金屬與柵極相連，在金屬刻蝕過(guò)程中，其周圍聚集的離子會(huì)使柵電壓增加，導(dǎo)致氧化(yǎnghuà)層擊穿。大面積的多晶硅也有可能出現(xiàn)天線效應(yīng)?！疤炀€”的導(dǎo)體的面積與所相連的柵氧化(yǎnghuà)層面積的比率。比率越大，就越容易發(fā)生。經(jīng)驗(yàn)值是300：1。我們可以通過(guò)DRC來(lái)保證這個(gè)值。隨著工藝技術(shù)的發(fā)展，柵尺寸越來(lái)越小，金屬的層數(shù)越來(lái)越多，發(fā)生可能性越大第九十三頁(yè)，共129頁(yè)。防護(hù)(fánghù)措施：通過(guò)插入金屬跳線可以減少(jiǎnshǎo)該比值。通過(guò)襯底二極管連接金屬。NSD/P外延第九十四頁(yè)，共129頁(yè)。模擬電路和數(shù)字電路的首要目標(biāo)模擬電路關(guān)注的是功能1)電路性能、匹配、速度等2)沒(méi)有(méiyǒu)EDA軟件能全自動(dòng)實(shí)現(xiàn)，所以需要手工處理數(shù)字電路關(guān)注的是面積1)什么都是最小化2)Astro、appollo等自動(dòng)布局布線工具第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)第九十五頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)3.匹配3.1中心思想：1）使所有的東西(dōngxī)盡量理想，使要匹配的器件被相同的因素以相同的方式影響。2）把器件圍繞一個(gè)公共點(diǎn)中心放置為共心布置。甚至把器件在一條直線上對(duì)稱放置也可以看作是共心技術(shù)。2.1）共心技術(shù)對(duì)減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。第九十六頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)3.匹配(pǐpèi)3.2匹配(pǐpèi)問(wèn)題3.2.1差分對(duì)、電流鏡……3.2.2誤差3.2.3工藝導(dǎo)致不匹配(pǐpèi)1）不統(tǒng)一的擴(kuò)散2）不統(tǒng)一的注入3）CMP后的不完美平面3.2.4片上變化導(dǎo)致不匹配(pǐpèi)1）溫度梯度2）電壓變化第九十七頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)3.匹配3.3如何匹配1）需要匹配的器件盡量彼此挨近芯片不同的地方工作環(huán)境不同，如溫度(wēndù)2）需要匹配的器件方向應(yīng)相同工藝刻蝕各向異性如對(duì)MOS器件的影響3）選擇單位器件做匹配如電阻電容，選一個(gè)中間值作為單位電阻（電容），串并得到其它電阻（電容）單位電阻電容彼此靠近方向相同放置，相對(duì)匹配精度較好4）叉指型結(jié)構(gòu)匹配5）虛擬器件使器件的中間部位與邊緣部位所處環(huán)境相同刻蝕時(shí)不會(huì)使器件自身不同部位不匹配第九十八頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)6）保證對(duì)稱性6.1軸對(duì)稱的布局6.2四角交叉布局6.2.1緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響6.2.2連線時(shí)也要注意對(duì)稱性同一層金屬同樣多的瞳孔同樣長(zhǎng)的金屬線6.3器件之間、模塊之間，盡量讓所有東西布局對(duì)稱7）信號(hào)線匹配7.1差分信號(hào)線，彼此(bǐcǐ)靠近，相同長(zhǎng)度7.2寄生效應(yīng)相同，延遲時(shí)間常數(shù)相同，信號(hào)上升下降時(shí)間相同8）器件尺寸的選擇8.1相同的寬度8.2尺寸大些8.2.1工藝刻蝕偏差所占的比例小些第九十九頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)DUMMY管使邊界條件與內(nèi)部(nèibù)相同DUMMY管短路減小寄生貢獻(xiàn)3.匹配(pǐpèi)3.4MOS管第一百頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)3.匹配(pǐpèi)3.4MOS管1）軸對(duì)稱匹配(pǐpèi)第一百零一頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)3.匹配3.4MOS管2）匹配金屬(jīnshǔ)連線第一百零二頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)拆為相同(xiānɡtónɡ)數(shù)目的finger排列成：AABBAABB或者ABBAABBA3.匹配(pǐpèi)3.4MOS管3）MOS管的匹配(pǐpèi)第一百零三頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)3.匹配(pǐpèi)3.4MOS管4）中心對(duì)稱第一百零四頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)3.匹配3.4MOS管5）有相同(xiānɡtónɡ)節(jié)點(diǎn)時(shí)第一百零五頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)3.匹配(pǐpèi)3.4MOS管6）差分的匹配(pǐpèi)6.1）一種需要高度匹配(pǐpèi)的電路技術(shù)就是所謂的差分邏輯。6.2）在coms邏輯中，每個(gè)信號(hào)只有一條導(dǎo)線來(lái)傳送低或高電平，由此來(lái)決定邏輯狀態(tài)。6.3）在差分邏輯中每個(gè)信號(hào)有兩條導(dǎo)線，確定在兩條導(dǎo)線上兩個(gè)信號(hào)之間的差就告訴了你邏輯狀態(tài)。特別(tèbié)注意匹配問(wèn)題第一百零六頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)兩MOS管源端相同時(shí)(tóngshí)中心對(duì)稱實(shí)例7）差分的匹配(pǐpèi)版圖（一）第一百零七頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)使用單位(dānwèi)電阻3.匹配(pǐpèi)3.5電阻第一百零八頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)3.匹配(pǐpèi)3.5電阻--叉指結(jié)構(gòu)第一百零九頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)使用單位(dānwèi)電容3.匹配(pǐpèi)3.6電容3.6.1電容匹配(pǐpèi)第一百一十頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)3.匹配3.6電容3.6.2電容匹配右圖為一個(gè)電容中心版圖(bǎntú)的布局。一片容性組由比率為1：2：4：8：16的電容組成，右圖的布局方法使全局誤差被均化。1：2：4：8：16的電容(diànróng)匹配版圖第一百一十一頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)3.匹配3.7匹配規(guī)則1）把匹配器件相互靠近放置；2）使器件保持同一個(gè)方向；3）選擇一個(gè)中間值作為你的根器件；4）采用指狀交叉方式(fāngshì)；5）用虛設(shè)器件包圍起來(lái)；6）四方交叉你的成對(duì)器件；7）匹配你布線上的寄生參數(shù)；8）使每一樣?xùn)|西都很對(duì)稱；9）使差分布線一致；10）使器件寬度一致；11）總是與你的電路設(shè)計(jì)者交流；12）注意鄰近的器件；

第一百一十二頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)4.寄生效應(yīng)4.1寄生的產(chǎn)生1）兩種材料之間會(huì)有寄生電容2）電流流過(guò)之處會(huì)有寄生電阻3）高頻電路導(dǎo)線具有寄生電感4）器件自身也有寄生效應(yīng)5）影響(yǐngxiǎng)電路的速度，改變頻響特性第一百一十三頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)4.2寄生電容4.2.1減小寄生電容的方法寄生電容＝金屬線寬×金屬長(zhǎng)度×單位面積電容1）敏感信號(hào)線盡量短2）選擇高層金屬走線最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小3）敏感信號(hào)彼此遠(yuǎn)離4）不宜長(zhǎng)距離一起走線5）電路(diànlù)模塊上盡量不要走線6）繞開(kāi)敏感節(jié)點(diǎn)寄生電容1）金屬與襯底之間的平板電容最重要的寄生問(wèn)題通過(guò)襯底耦合到其它電路(diànlù)上2）金屬線之間的平板電容3）金屬線之間的邊緣電容第一百一十四頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)4.3寄生電阻4.3.1減小寄生電阻寄生電阻＝（金屬長(zhǎng)度/金屬寬度(kuāndù)）×方塊電阻1）加大金屬線寬，減小金屬長(zhǎng)度2）如果金屬線太寬，可以采用幾層金屬并聯(lián)走線M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/3每根金屬線都有寄生電阻（對(duì)于版圖電流超過(guò)0.5mA就應(yīng)該(yīnggāi)留意它的線寬、drop的影響）電源布線時(shí)尤其要注意第一百一十五頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)4.4減小CMOS器件寄生(jìshēng)效應(yīng)將晶體管裂開(kāi)，用多個(gè)手指（finger）并聯(lián)取代第一百一十六頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)4.5天線效應(yīng)1）天線效應(yīng)：在工藝干法刻蝕時(shí)會(huì)在晶片表面淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機(jī)制稱為等離子致?lián)p傷/天線效應(yīng)。2）解決(jiějué)天線效應(yīng)的方法：金屬跳層用PN結(jié)將其電荷引入襯底第一百一十七頁(yè)，共129頁(yè)。第四部分(bùfen)：版圖設(shè)計(jì)藝術(shù)4.6閂鎖效應(yīng)1.Latchup是指cmos晶片中,在電源powerVDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路,它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。2.Latchup最易產(chǎn)生在易受外部干擾(gānrǎo)的I/O電路處,也偶爾發(fā)生在內(nèi)部電路。3.隨著IC制造工藝的發(fā)展,封裝密度和集成度越來(lái)越高,產(chǎn)生Latchup的可能性會(huì)越來(lái)越大。4.Latchup產(chǎn)生的過(guò)度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞,Latchup的防范是ICLayout的最重要措施之一。第一百一十八頁(yè)，共129頁(yè)。第四部分：版圖(bǎntú)設(shè)計(jì)藝術(shù)5.Latchup的原理(yuánlǐ)分析(一)CMOSINV與其(yǔqí)寄生的BJT截面圖寄生BJT形成SCR的電路模型B到c的增益可達(dá)數(shù)百倍第一百一十九頁(yè)，共129頁(yè)。第四部分：版圖設(shè)計(jì)(shèjì)藝術(shù)6.Latchup的原理分析(二)Q1為一垂直式PNPBJT,基極(jījí)(base)是nwell,基極(jījí)到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPNBJT，基極(jījí)為Psubstrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latchup不會(huì)產(chǎn)生。當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latchup由此