白中英計(jì)算機(jī)組成原理總線系統(tǒng)

會(huì)計(jì)學(xué)1白中英計(jì)算機(jī)組成原理總線系統(tǒng)19一月20232目錄6.1總線的概念和結(jié)構(gòu)形態(tài)

——理解6.2總線接口

——了解6.3總線的仲裁

——理解6.4總線的定時(shí)和數(shù)據(jù)傳送模式

——了解6.5HOST總線和PCI總線

——了解6.6InfiniBand標(biāo)準(zhǔn)

——了解第1頁(yè)/共62頁(yè)19一月20233考研大綱要求(一)總線概述1.總線的基本概念2.總線的分類3.總線的組成及性能指標(biāo)(二)總線仲裁1.集中仲裁方式2.分布仲裁方式(三)總線操作和定時(shí)1.同步定時(shí)方式2.異步定時(shí)方式(四)總線標(biāo)準(zhǔn)第2頁(yè)/共62頁(yè)19一月202346.1總線的概念和結(jié)構(gòu)形態(tài)6.1.1 總線的基本概念6.1.2 總線的連接方式6.1.3 總線的內(nèi)部結(jié)構(gòu)6.1.4 總線結(jié)構(gòu)實(shí)例第3頁(yè)/共62頁(yè)19一月202356.1.1總線的基本概念總線構(gòu)成計(jì)算機(jī)系統(tǒng)的互聯(lián)機(jī)構(gòu)，是系統(tǒng)內(nèi)各功能部件之間進(jìn)行信息傳送的公共通路?？偩€的分類按傳送的信息分?jǐn)?shù)據(jù)總線、地址總線、控制總線按連接部件分內(nèi)部總線、局部總線、系統(tǒng)總線、通信總線第4頁(yè)/共62頁(yè)19一月20236按傳送信息分類的總線地址總線單向，三態(tài)總線，用于傳送地址信息；其位數(shù)決定可直接尋址的范圍；數(shù)據(jù)總線雙向，三態(tài)總線，用于傳送數(shù)據(jù)信息；其位數(shù)有8位、16位、32位、64位等；控制總線傳送控制、狀態(tài)信息；其類型決定計(jì)算機(jī)的特色；位數(shù)不定。第5頁(yè)/共62頁(yè)19一月20237按連接部件分類的總線內(nèi)部總線各芯片內(nèi)部邏輯器件的連接總線；局部總線CPU與其他部件的連接總線；介于CPU內(nèi)部總線和系統(tǒng)總線之間，可高速傳輸數(shù)據(jù)；系統(tǒng)總線計(jì)算機(jī)各功能部件的連接總線；通信總線（IO總線）微機(jī)系統(tǒng)與微機(jī)系統(tǒng)、其他設(shè)備之間的連接總線；第6頁(yè)/共62頁(yè)19一月20238M.M

擴(kuò)展板CPU

插件板I/O插件板BUS總線的物理實(shí)現(xiàn)第7頁(yè)/共62頁(yè)19一月202391、總線的特性物理特性總線的位數(shù)，總線插頭、插座的形狀，引腳的排列方式等；功能特性確定每一根總線的名稱、定義、功能與邏輯關(guān)系等，如傳送數(shù)據(jù)、地址、控制信號(hào)；電氣特性規(guī)定每一根總線上信號(hào)的傳送方向及有效電平范圍等內(nèi)容；時(shí)間特性總線上各信號(hào)有效的時(shí)序關(guān)系；第8頁(yè)/共62頁(yè)19一月2023102、總線標(biāo)準(zhǔn)總線的標(biāo)準(zhǔn)化為保證總線的性能充分發(fā)揮以及兼容問(wèn)題而提出的；主要包括總線的各種特性、數(shù)據(jù)傳輸率、總線通信協(xié)議、仲裁協(xié)議等一系列規(guī)定和約定?？偩€標(biāo)準(zhǔn)的來(lái)源權(quán)威組織正式公布的標(biāo)準(zhǔn)；實(shí)際存在的工業(yè)標(biāo)準(zhǔn)；典型的標(biāo)準(zhǔn)總線ISA、EISA、PCI等；按總線標(biāo)準(zhǔn)設(shè)計(jì)的接口是通用接口。第9頁(yè)/共62頁(yè)19一月2023113、總線的性能指標(biāo)總線寬度一次總線操作中，最多可傳送的數(shù)據(jù)位數(shù)?？偩€周期一次總線操作所需要的最小間隔時(shí)間?？偩€周期與總線的時(shí)鐘頻率成反比，即T=1/f總線帶寬單位時(shí)間內(nèi)通過(guò)總線的數(shù)據(jù)位數(shù)，總線的數(shù)據(jù)傳輸率；單位一般為MB/s。第10頁(yè)/共62頁(yè)19一月202312課本P185【例1】

(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少?一個(gè)總線周期

T=1/f=1/(33×106)一個(gè)總線周期的傳送的數(shù)據(jù)量D=4B總線帶寬Dr=D/T=D×1/T=D×f=4B×33×106/s=132MB/s(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少?總線帶寬Dr=D×f=8B×66×106/s=528MB/s第11頁(yè)/共62頁(yè)19一月2023136.1.2總線的連接方式適配器：又稱接口實(shí)現(xiàn)高速CPU與低速外設(shè)之間工作速度上的匹配和同步，并完成計(jì)算機(jī)和外設(shè)之間的所有數(shù)據(jù)傳送和控制。單機(jī)系統(tǒng)中，總線結(jié)構(gòu)的三種基本類型：?jiǎn)慰偩€結(jié)構(gòu)使用一條單一的系統(tǒng)總線來(lái)連接CPU、內(nèi)存和I/O設(shè)備。雙總線結(jié)構(gòu)在CPU和主存之間專門設(shè)置了一組高速的存儲(chǔ)總線。三總線結(jié)構(gòu)在各外部設(shè)備與通道之間增加一組I/O總線。多總線結(jié)構(gòu)通過(guò)橋?qū)⒍嗫偩€彼此相連。第12頁(yè)/共62頁(yè)19一月202314系統(tǒng)內(nèi)的所有部件均由系統(tǒng)總線連接；優(yōu)點(diǎn)：各部件之間可直接進(jìn)行通信；系統(tǒng)易于擴(kuò)充；缺點(diǎn)：總線負(fù)載重；若有慢速設(shè)備，則會(huì)產(chǎn)生較大的時(shí)間延遲，降低系統(tǒng)的工作效率。動(dòng)畫演示：6-1.swf單總線結(jié)構(gòu)CPU主存設(shè)備適配器設(shè)備適配器系統(tǒng)總線第13頁(yè)/共62頁(yè)19一月202315系統(tǒng)內(nèi)的所有部件均由系統(tǒng)總線連接；在CPU和主存之間再專門設(shè)置了一組高速的存儲(chǔ)總線。特點(diǎn)：保持了單總線的優(yōu)點(diǎn)（簡(jiǎn)單、易擴(kuò)充）；減輕了系統(tǒng)總線的工作負(fù)擔(dān)，使CPU工作效率有所提高；但增加了硬件成本。動(dòng)畫演示：6-2.swf雙總線結(jié)構(gòu)CPU主存設(shè)備適配器設(shè)備適配器存儲(chǔ)總線系統(tǒng)總線第14頁(yè)/共62頁(yè)19一月202316系統(tǒng)總線負(fù)責(zé)連接CPU、主存、I/O通道；存儲(chǔ)總線負(fù)責(zé)連接CPU與主存；I/O總線負(fù)責(zé)連接各I/O適配器。特點(diǎn)：設(shè)置了通道，對(duì)外設(shè)進(jìn)行統(tǒng)一的管理，分擔(dān)了CPU的工作。提高了CPU工作效率，同時(shí)也最大限度的提高外設(shè)的工作速度。但硬件成本進(jìn)一步增加。動(dòng)畫演示：6-3.swf三總線結(jié)構(gòu)CPU主存設(shè)備適配器設(shè)備適配器IOPI/O總線系統(tǒng)總線存儲(chǔ)總線第15頁(yè)/共62頁(yè)19一月202317三總線結(jié)構(gòu)的又一形式局域網(wǎng)系統(tǒng)總線CPUCache局部總線擴(kuò)展總線接口擴(kuò)展總線Modem串行接口SCSI局部I/O控制器主存第16頁(yè)/共62頁(yè)19一月202318多總線結(jié)構(gòu)第17頁(yè)/共62頁(yè)19一月2023196.1.3總線的內(nèi)部結(jié)構(gòu)早期總線內(nèi)部結(jié)構(gòu)實(shí)際是CPU芯片引腳的延伸；早期總線的不足CPU是總線上惟一的主控者?？偩€結(jié)構(gòu)與CPU緊密相關(guān)，通用性較差。第18頁(yè)/共62頁(yè)19一月202320現(xiàn)代總線多采用標(biāo)準(zhǔn)總線與結(jié)構(gòu)、CPU、技術(shù)無(wú)關(guān)；又被稱為底板總線?，F(xiàn)代總線可分為四個(gè)部分：數(shù)據(jù)傳送總線地址線、數(shù)據(jù)線、控制線；仲裁總線總線請(qǐng)求線、總線授權(quán)線；中斷和同步總線中斷請(qǐng)求線、中斷認(rèn)可線；公用線時(shí)鐘信號(hào)、電源等；第19頁(yè)/共62頁(yè)19一月202321CPU多媒體PCI橋高速局域網(wǎng)高性能圖形調(diào)制解調(diào)器圖文傳真PCI總線系統(tǒng)總線33MHz的32位數(shù)據(jù)通路8MHz的16位數(shù)據(jù)通路ISAEISA標(biāo)準(zhǔn)總線控制器SCSIⅡ

控制器存儲(chǔ)器6.1.4總線結(jié)構(gòu)實(shí)例CPU-存儲(chǔ)器總線，64位DB、32位AB，66.6MHzPCI總線連接快速外設(shè)32位/64位總線寬度33.3MHzPCI-ISA總線連接低速外設(shè)16位DB，24位AB8MHz何謂“橋”？具有緩存、轉(zhuǎn)換、控制功能的邏輯電路動(dòng)畫演示：6-5.swf第20頁(yè)/共62頁(yè)19一月2023226.1.5總線技術(shù)的發(fā)展歷程1981年，IBM公司推出了PC/XT總線；1984年，Intel公司聯(lián)合幾家公司制定了ISA總線規(guī)范；ISA，IndustryStandardArchitecture，工業(yè)標(biāo)準(zhǔn)結(jié)構(gòu)1987年，IBM公司推出了MCA總線；MCA，MicroChannelArchitecture，微通道結(jié)構(gòu)1991年，Intel、Compaq等9家公司聯(lián)合推出EISA總線；EISA，ExtendedIndustrialStandardArchitecture1992年，視頻電子標(biāo)準(zhǔn)協(xié)會(huì)(VESA)公布了VL總線標(biāo)準(zhǔn)；VL，VESALocalBus1992年，Intel公司推出了PCI總線；PCI，PeripheralComponentInterconnect，外圍設(shè)備互連總線1996年，Intel公司推出了AGP總線；AGP，AcceleratedGraphicsPort，加速圖形接口第21頁(yè)/共62頁(yè)19一月202323總線技術(shù)的發(fā)展歷程PC/XT總線第22頁(yè)/共62頁(yè)19一月202324PC/XT總線早期PC/XT微機(jī)配套的8位系統(tǒng)總線，也稱為PC總線；主板上包括8個(gè)PC/XT總線擴(kuò)展槽；主板時(shí)鐘頻率為14.3128MHz；CPU時(shí)鐘為4.77MHz，最快的訪存周期由4個(gè)時(shí)鐘周期構(gòu)成，總線帶寬約為1MB/s；PC/XT總線擴(kuò)展槽包括62個(gè)管腳；CPU引腳經(jīng)過(guò)8282、8286、8288、8259、8237等芯片組合而成；右側(cè)為A列，左側(cè)為B列，各31個(gè)管腳，包括地址線、數(shù)據(jù)線、控制線、狀態(tài)線、輔助線與電源線五類；第23頁(yè)/共62頁(yè)19一月202325第24頁(yè)/共62頁(yè)19一月202326ISA總線16位的總線結(jié)構(gòu)，并保持了對(duì)8位總線的兼容性；主板上也是8個(gè)擴(kuò)展槽；擴(kuò)展槽既可以插入16位板卡，也可以插入8位板卡；總線時(shí)鐘與CPU時(shí)鐘均為6~12MHz，訪存周期至少3個(gè)時(shí)鐘周期，總線帶寬約為4~8MB/s；ISA總線設(shè)計(jì)為長(zhǎng)短插槽形式；前62管腳的長(zhǎng)插槽信號(hào)分布與功能含義大致與PC總線相同；后36管腳的短插槽ISA總線新增，分為C、D列，各18個(gè)管腳；第25頁(yè)/共62頁(yè)19一月202327ISA總線插槽同一類型的插槽都是相通的，板卡可以插入其中任何一個(gè)槽中。第26頁(yè)/共62頁(yè)19一月202328ISA聲卡第27頁(yè)/共62頁(yè)19一月202329第28頁(yè)/共62頁(yè)19一月202330EISA總線EISA總線是ISA總線的擴(kuò)展數(shù)據(jù)總線從16位變?yōu)?2位，

地址總線從24位變?yōu)?2位；增加了突發(fā)式傳送（Burst

Transfer，又稱猝發(fā)式傳送）；支持多處理器的高性能32位

標(biāo)準(zhǔn)總線。EISA總線擴(kuò)展槽的插腳分上、下兩層；上層同ISA總線的兼容；下層是EISA總線新增的信號(hào)；第29頁(yè)/共62頁(yè)19一月202331PCI總線PCI總線是一種將系統(tǒng)中外圍部件以結(jié)構(gòu)化可控制方式連接起來(lái)的總線標(biāo)準(zhǔn)，是基于奔騰處理器而發(fā)展的總線。PCI總線的主要性能數(shù)據(jù)總線32位（5V），可擴(kuò)充到64位（3.3V）；最多支持10臺(tái)外設(shè)；總線時(shí)鐘頻率33MHz/66MHz；支持突發(fā)式傳送，最大數(shù)據(jù)傳輸速率528MB/s；能自動(dòng)識(shí)別外設(shè)，硬件插卡自動(dòng)識(shí)別、配置，即插即用；獨(dú)特的中間緩沖器設(shè)計(jì)方式，獨(dú)立于CPU，并將CPU子系統(tǒng)與外設(shè)分開；支持多主設(shè)備系統(tǒng)；第30頁(yè)/共62頁(yè)19一月202332PCI插槽第31頁(yè)/共62頁(yè)19一月202333PCI系統(tǒng)結(jié)構(gòu)PCI總線中提出了“橋”的概念“橋”——連接兩條總線，使總線之間互相通信；PCI總線是在CPU和原來(lái)的系統(tǒng)總線之間插入的一級(jí)總線，由一個(gè)橋接電路實(shí)現(xiàn)對(duì)這一層的管理，并實(shí)現(xiàn)上下之間的接口以協(xié)調(diào)數(shù)據(jù)的傳送。橋的類型主橋：連接CPU和基本PCI總線，也稱為“北橋”；標(biāo)準(zhǔn)總線橋：連接PCI總線和其他標(biāo)準(zhǔn)IO總線；PCI橋：連接兩條PCI總線；南橋第32頁(yè)/共62頁(yè)19一月202334CPUCache控制器內(nèi)存控制器處理器總線與主PCI總線橋接器高速緩存Cache內(nèi)存DRAMPCI與PCI橋接器PCI與ISA橋接器PCI與EISA橋接器LANI/O控制器MODEM控制器I/O支持軟盤鍵盤串行口I/O支持并行口聲頻處理器總線主PCI總線次PCI總線ISA總線EISA總線存儲(chǔ)器總線PCISCSI卡PCI顯卡標(biāo)準(zhǔn)總線橋PCI橋主橋基于PCI總線的系統(tǒng)結(jié)構(gòu)圖第33頁(yè)/共62頁(yè)19一月202335PentiumPC的體系結(jié)構(gòu)

處理器總線第34頁(yè)/共62頁(yè)19一月202336AGP總線AGP總線是一種顯示卡專用的局部圖形總線；嚴(yán)格的說(shuō)，AGP不能稱為總線，因?yàn)樗屈c(diǎn)對(duì)點(diǎn)連接，即控制芯片和AGP顯示卡連接連接；AGP總線直接與主板的北橋芯片相連，讓顯示芯片與系統(tǒng)主內(nèi)存直接相連;避免了窄帶寬的PCI總線形成的系統(tǒng)瓶頸，增加3D圖形數(shù)據(jù)傳輸速度;在顯存不足的情況下還可以調(diào)用系統(tǒng)主內(nèi)存。第35頁(yè)/共62頁(yè)19一月202337AGP插槽第36頁(yè)/共62頁(yè)19一月202338AGP接口的發(fā)展1996年，AGP1.0圖形標(biāo)準(zhǔn)問(wèn)世；包括AGP1X和AGP2X兩種模式；數(shù)據(jù)傳輸帶寬分別達(dá)到了266MB/s和533MB/s；1998年，AGP2.0規(guī)范正式發(fā)布；增加了AGP4X模式，數(shù)據(jù)傳輸帶寬達(dá)到1066MB/s；1998年，AGPPro接口與AGP2.0同時(shí)推出；在原有AGP插槽的兩側(cè)進(jìn)行延伸，提供額外的電能，增強(qiáng)其功能。2000年，AGP3.0規(guī)范正式發(fā)布；增加了AGP8X模式，數(shù)據(jù)傳輸帶寬達(dá)到了2133MB/s；第37頁(yè)/共62頁(yè)19一月202339286主板386主板486主板第38頁(yè)/共62頁(yè)19一月202340Pentium主板支持PentiumII/III的主板支持Pentium4的主板第39頁(yè)/共62頁(yè)19一月2023416.2總線接口6.2.1信息的傳送方式6.2.2接口的基本概念第40頁(yè)/共62頁(yè)19一月2023426.2.1信息的傳送方式串行傳送使用一條傳輸線，采用脈沖傳送。特點(diǎn)：成本比較低廉，信息傳送速度慢；并行傳送每一數(shù)據(jù)位需要一條傳輸線，一般采用電位傳送；系統(tǒng)總線的信息傳送方式。分時(shí)傳送總線傳送信息的分時(shí)復(fù)用某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。共享總線部件對(duì)總線的分時(shí)復(fù)用在不同的時(shí)間內(nèi)由不同的部件使用總線。動(dòng)畫演示：6-7.swf串行和并行傳送示意圖例如：CPU中的復(fù)用引腳例如：系統(tǒng)中主模塊對(duì)

總線的爭(zhēng)用第41頁(yè)/共62頁(yè)19一月202343第42頁(yè)/共62頁(yè)19一月2023446.2.2接口的基本概念接口I/O設(shè)備適配器；指CPU和主存、外圍設(shè)備之間通過(guò)總線進(jìn)行連接的邏輯部件。接口的典型功能控制、緩沖、狀態(tài)、轉(zhuǎn)換、中斷等。一個(gè)適配器必有兩個(gè)接口一個(gè)同系統(tǒng)總線相連，采用并行方式；另外一個(gè)同設(shè)備相連，可能采用并行方式或是串行方式。CPU、接口和外圍設(shè)備之間的連接關(guān)系課本P192圖6.7動(dòng)畫演示：6-8.swf第43頁(yè)/共62頁(yè)19一月202345課本P193【例2】

利用串行方式傳送字符，每秒鐘傳送的比特(bit)位數(shù)常稱為波特率。

假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10位（起始位、停止位、8個(gè)數(shù)據(jù)位），問(wèn)傳送的波特率是多少?每位占用的時(shí)間是多少?解：波特率為：10位×120/秒=1200波特每個(gè)bit占用的時(shí)間Td是波特率的倒數(shù)：

Td=1/1200=0.833×0.001s=0.833ms第44頁(yè)/共62頁(yè)19一月2023466.3

總線的仲裁6.3.1集中式仲裁6.3.2分布式仲裁第45頁(yè)/共62頁(yè)19一月202347總線的仲裁連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)；主方可以啟動(dòng)一個(gè)總線周期；從方只能響應(yīng)主方請(qǐng)求；每次總線操作，只能有一個(gè)主方，但是可以有多個(gè)從方。多個(gè)功能模塊爭(zhēng)用總線時(shí)，必須由總線仲裁部件選擇一個(gè)主設(shè)備使用總線?？偩€占用期主方持續(xù)控制總線的時(shí)間?？偩€仲裁方式集中式：由中央仲裁器決定總線使用權(quán)的歸屬。分布式：多個(gè)仲裁器競(jìng)爭(zhēng)使用總線。第46頁(yè)/共62頁(yè)19一月2023486.3.1集中式仲裁

鏈?zhǔn)讲樵兎绞皆O(shè)備的優(yōu)先權(quán)與總線控制器的距離有關(guān)；優(yōu)點(diǎn)：硬件連接簡(jiǎn)單，判優(yōu)容易，設(shè)備增刪容易；缺點(diǎn)：對(duì)電路故障敏感，優(yōu)先級(jí)固定；

計(jì)數(shù)器定時(shí)查詢方式設(shè)備的優(yōu)先權(quán)由計(jì)數(shù)值決定，計(jì)數(shù)值為0時(shí)同鏈?zhǔn)讲樵兎绞?；?yōu)點(diǎn)：優(yōu)先權(quán)控制靈活，對(duì)電路故障不敏感；缺點(diǎn)：硬件成本增加，控制復(fù)雜度高；

獨(dú)立請(qǐng)求方式設(shè)備的優(yōu)先權(quán)由中央仲裁器的內(nèi)部排隊(duì)邏輯決定；優(yōu)點(diǎn)：響應(yīng)時(shí)間快，即確定優(yōu)先響應(yīng)的設(shè)備花費(fèi)的時(shí)間少； 對(duì)優(yōu)先次序的控制也是相當(dāng)靈活的；缺點(diǎn)：硬件復(fù)雜度高。動(dòng)畫演示:

6-10.swf第47頁(yè)/共62頁(yè)19一月202349鏈?zhǔn)讲樵兎绞剑?/2）連接方式采用菊花鏈的方式連接所有具有總線使用能力的部件；各設(shè)備共用一根總線請(qǐng)求信號(hào)線BR、總線授權(quán)信號(hào)線BG、總線忙信號(hào)線BS與中央仲裁器連接；工作方式總線授權(quán)信號(hào)BG串行地從一個(gè)I/O接口傳送到下一個(gè)I/O接口。中央仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口NBGBRBS第48頁(yè)/共62頁(yè)19一月202350總線控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG數(shù)據(jù)線地址線BS

-總線忙BR-總線請(qǐng)求BG-總線同意I/O接口1鏈?zhǔn)讲樵兎绞剑?/2）第49頁(yè)/共62頁(yè)19一月202351計(jì)數(shù)器定時(shí)查詢方式（1/2）連接方式省去總線授權(quán)信號(hào)BG；增加計(jì)數(shù)器和設(shè)備地址線號(hào)線，每次相應(yīng)總線申請(qǐng)，由計(jì)數(shù)值決定響應(yīng)的順序。工作方式有總線請(qǐng)求時(shí)，發(fā)出計(jì)數(shù)值，選擇設(shè)備查詢請(qǐng)求狀態(tài)，依次查詢每一個(gè)設(shè)備；中央仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口NBRBS設(shè)備地址第50頁(yè)/共62頁(yè)19一月2023520BS

-總線忙BR-總線請(qǐng)求總線控制部件數(shù)據(jù)線地址線I/O接口0…BSBRI/O接口1I/O接口n設(shè)備地址I/O接口1

計(jì)數(shù)器設(shè)備地址1計(jì)數(shù)器定時(shí)查詢方式（2/2）第51頁(yè)/共62頁(yè)19一月202353獨(dú)立請(qǐng)求方式（1/2）連接方式每個(gè)部件均有獨(dú)立的請(qǐng)求和響應(yīng)信號(hào)線，由中央仲裁器的內(nèi)部排隊(duì)邏輯決定響應(yīng)順序。中央仲裁器設(shè)備接口0設(shè)備接口1設(shè)備接口NBR0BG0BR1BG1BRNBGN第52頁(yè)/共62頁(yè)19一月202354總線控制部件數(shù)據(jù)線地址線I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請(qǐng)求獨(dú)立請(qǐng)求方式（2/2）排隊(duì)器第53頁(yè)/共62頁(yè)19一月2023556.3.2分布式仲裁分布式仲裁不需要中央仲裁器，由分布在各部件中的多個(gè)仲裁器競(jìng)爭(zhēng)使用總線。每個(gè)潛在的主模塊都有自己的仲裁器和唯一的仲裁號(hào)，通過(guò)仲裁總線上仲裁號(hào)的比較，決定可占用總線的部件。某部件有總線請(qǐng)求時(shí)，將其仲裁號(hào)發(fā)送到共享仲裁總線上；每個(gè)仲裁器將仲裁總線上得到的號(hào)與自