數(shù)字電子技術(shù)基礎(chǔ)習(xí)題答案

數(shù)字電子技術(shù)基礎(chǔ)答案第1章自測(cè)題1.1填空題1.100011.1100110101.0111010111110.011E.42.43.4.邏輯代數(shù)卡諾圖5.6.7.代數(shù)法卡諾圖8.11.2判斷題1.√2.√3.×1.3選擇題1.B2.C3.C1.4⊙1.5ABL0010101001111.61.7習(xí)題當(dāng),到有1個(gè)不為0時(shí)，就可以被十進(jìn)制8整除(a)（b）(c)1.3略1.4(1)(2)(3)(4)1.51.6(1)(2)(3)(4)(5)1.71.8(1)(2)(3)(有多個(gè)答案)(4)(5)(6)1.9(1)(2)(3)(4)1.10(1)(2)(3)(4)1.111.12(1)（多種答案）(2)(3)(4)(5)(6)（多種答案）(7)（多種答案）(8)（多種答案）(9)1.13略第2章自測(cè)題2.1判斷題1.√2.√3.×4.√5.√6.√7.×8.√9.×10√2.2選擇題1．AB2．CD3．A4．B5．B6．ABD7．C8．ACD9．ACD10.B習(xí)題2.1解：2.2解：(a)∴三極管處于放大狀態(tài)，。(b)∴三極管處于飽和狀態(tài)，(c)∵∴三極管處于截止?fàn)顟B(tài)，2.3解：，取。2.4解：取。2.5解：均為1.4V。2.6解：2.7解：，可以在此范圍內(nèi)選取某一標(biāo)稱(chēng)阻值，如選或。2.8解：(1)：1.4V：0.3V(2)：1.4V：0.3V(3)：0.3V：3.6V2.9解：(1)：3.6V,(2)：1.4V,(3)：0V,(4)：1.4V,2.10解：(a)√(b)×(c)√(d)×2.11解：2.12略2.13略第3章自測(cè)題3.1判斷題×2.√3.√4.√5.×6.√7.×8．×3.2選擇題1．CD2．B3．C4．D5．ACD6．A7．E8．D9．C10．CD11．C12．D13．AB14．A15．AB3.3填空題低修改邏輯設(shè)計(jì)接入濾波電容加選通脈沖習(xí)題3.1當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路，稱(chēng)為“不一致電路”。3.2?該電路是函數(shù)發(fā)生器。3.3（a）邏輯功能：完成異或運(yùn)算的邏輯功能。（b）它的功能為：完成二選一數(shù)據(jù)選擇器。3.43.5(1)???????Y3=????????Y2=??????Y1=0???????????????Y0=B?(2)?????????????????????Y4=??????????Y3=A??Y2=0?Y1=??????????Y0=B3.63.7?(1)(2)3.8(1)D0=D3=D5=D6=0；D1=D2=D4=D7=1。?(2)(3)3.9：（1）（2）3.103.11（1）寫(xiě)出最簡(jiǎn)表達(dá)式：（2）寫(xiě)出最小項(xiàng)的表達(dá)式：Y=m3+m5+m6+m7=3.12（1）利用卡諾圖化簡(jiǎn)，寫(xiě)出輸出的最簡(jiǎn)表達(dá)式：（2）可用74283表示減法運(yùn)算，Y3Y2Y1Y0=DCBA-0011=DCBA+1100+1。3.133.14、3.15圖略3.16該電路完成兩個(gè)3位二進(jìn)制數(shù)是否相同比較功能的電路。3.17該電路實(shí)現(xiàn)1位十進(jìn)制加法器，數(shù)碼管可以顯示相加結(jié)果。當(dāng)相加的結(jié)果大于1001時(shí)，數(shù)碼管不顯示。3.18該電路是一個(gè)檢測(cè)8421BCD碼并將其進(jìn)行四舍五入的電路。3.193.21得到74151各個(gè)數(shù)據(jù)輸入端的值為：D0=0，D1=ABC=，D2=A+B+C=，D3==，D4==,D5==，D6=AB+AC+BC=，D7=1。3.22(1)存在負(fù)向尖峰脈沖。(2)無(wú)冒險(xiǎn)；(3)無(wú)冒險(xiǎn)；(4)存在正向尖峰脈沖。(5)存在正向尖峰脈沖。第4章自測(cè)題4.1判斷題1.×2.×3.√4.√5.√6.×7×.8.×9.×10.×4.2選擇題1A2C3B4B5B6A7B8BC9C10D11B，C12C13C14D15B16B17ABC18ABD19BCD4.3填空題1.RS、D、JK、T、T’2.基本、同步、主從、邊沿3.特性表、狀態(tài)轉(zhuǎn)換圖、特性方程、波形圖4.、5.2、Q=1、Q=0，Q6.空翻、邊沿觸發(fā)器7.0、18.保持9.主從、邊沿10.控制電路11.高12.、置0、置1、保持、翻轉(zhuǎn).習(xí)題4.14.24.34.44.54.6(b)4.7略4.84.9解：，4.10解：，4.11解：寫(xiě)出電路的輸出方程列狀態(tài)轉(zhuǎn)換表如下XZ00000100101111114.12畫(huà)出此觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。第5章自測(cè)題5.1選擇題1A，2D，3C，4D，5B，6A，7B，8B，9B，10D，11D，12A，13B，14B，15A，16C5.2判斷題√√Χ√Χ，Χ√Χ√Χ，√ΧΧ√5.3填空題1數(shù)碼，移位2組合，時(shí)序34個(gè)4同步，異步習(xí)題5.1（1）需要四個(gè)移位脈沖（2）此移位寄存器為右移寄存器（3），完成該操作需要20×4=800us的時(shí)間。5.2此電路為能自啟動(dòng)的異步五進(jìn)制計(jì)數(shù)器。5.3此電路為能自啟動(dòng)同步五進(jìn)制計(jì)數(shù)器。5.4（1）計(jì)數(shù)器最高位觸發(fā)器的輸出脈沖頻率為（2）需要用10個(gè)觸發(fā)器構(gòu)成。5.5此電路為一能自啟動(dòng)的同步五進(jìn)制計(jì)數(shù)器。5.6計(jì)數(shù)器有六個(gè)獨(dú)立狀態(tài)，狀態(tài)轉(zhuǎn)換圖如圖P5-6所示。圖P5-65.7可以用下降沿觸發(fā)的JK觸發(fā)器構(gòu)成的一個(gè)三進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)。輸出方程和驅(qū)動(dòng)方程為能自啟動(dòng)。邏輯圖略5.8輸出方程及驅(qū)動(dòng)方程。，，，能夠自啟動(dòng)。電路圖略5.9輸出方程，驅(qū)動(dòng)方程，，，電路能夠自啟動(dòng)。邏輯圖略。5.10（1）按照給定的狀態(tài)轉(zhuǎn)換圖畫(huà)出次態(tài)卡諾圖如圖T5-10（a）所示，求出、、狀態(tài)方程，選用D觸發(fā)器，即得到驅(qū)動(dòng)方程。 （a）圖P5-10（a）、、的卡諾圖分別如圖P5-10（b）（c）（d）所示。（b）（c）（d）圖P5-10（b）（c）（d）合并1得到（2）檢查自啟動(dòng)能力將M=0時(shí)，=000、111代入狀態(tài)方程，得到=111、000。將M=1時(shí)，=000、111代入狀態(tài)方程，得到=111、000。因此電路不能自啟動(dòng)。（3）改圈的卡諾圖即可使電路由不能自啟動(dòng)變?yōu)樽詥?dòng)，的卡諾圖如圖T5-10（e）。圖P5-10（e）得到（4）畫(huà)出電路圖電路圖略。5.11（1）狀態(tài)轉(zhuǎn)換如圖P5-11（a）所示：圖P5-11（a）（2）選下降沿觸發(fā)的JK觸發(fā)器。求出輸出方程和驅(qū)動(dòng)方程圖P5-11（b）（3）檢查自啟動(dòng)能自啟動(dòng)（4）畫(huà)出邏輯圖5.12（a）八進(jìn)制計(jì)數(shù)器（b）七進(jìn)制計(jì)數(shù)器5.13CT74290（Ⅰ）為三進(jìn)制計(jì)數(shù)器，CT74290（Ⅱ）為六進(jìn)制計(jì)數(shù)器，因此電路為3*6=18進(jìn)制計(jì)數(shù)器。5.14該圖為六進(jìn)制計(jì)數(shù)器。5.15解法一：；40=10*4電路如圖P5-15（a）所示。圖P5-15（a）解法二：40=5*8電路如圖T5-15（b）所示。圖P5-15（b）5.16解：用CT74290構(gòu)成8421BCD碼的24進(jìn)制計(jì)數(shù)器如圖T5-16所示。圖P5-165.17方案一：電路如圖T5-17(a)所示。圖P5-17(a)方案二：電路如圖T5-17(b)所示。圖P5-17(b)5.18CT74160為帶同步預(yù)置端的十進(jìn)制加法計(jì)數(shù)器，由圖可知，當(dāng)CO=1時(shí)，；而T1147為二—十進(jìn)制優(yōu)先權(quán)編碼器，當(dāng)時(shí)，同時(shí)其余輸入端為1時(shí)，，，此時(shí)CT160為九進(jìn)制計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如圖P5-18所示.圖P5-18Z的頻率fz是CP頻率fcp的1/9。用此方法分析可得下表：接低電平的輸入端000100100011010001010110011110001001fz∶fcp1/91/81/71/61/51/41/31/20fz0.111f00.125f00.143f00.167f00.2f00.25f00.333f00.5f00f05-19波形圖如圖P5-19所示。圖P5-195.20CT161（Ⅰ）為九進(jìn)制計(jì)數(shù)器，CT74161（Ⅱ）為四進(jìn)制計(jì)數(shù)器Z與CP頻率比為1：365.21可采用多種方法構(gòu)成圖P5-21（3）（4）.圖T5-215.22方案一，采用反饋歸零法，（100）DB，如圖P5-22（a）所示。圖P5-22（a）方案二，采用級(jí)連法100=10×10，如圖P5-22（b）圖P5-22（b）5.2396KHz÷60=1600=16×10×10其中方案之一如圖P5-23所示。.圖P5-235.24（1）CT4194清零后，S1S0=01，處于右移工作狀態(tài)，為五進(jìn)制計(jì)數(shù)器，圖b為七進(jìn)制計(jì)數(shù)器。（2）T4194構(gòu)成扭環(huán)形計(jì)數(shù)器時(shí)，從、、、取反饋分別構(gòu)成2、4、6、8分頻（即M=2n）。如果將兩個(gè)相鄰觸發(fā)器輸出端加到與非門(mén)輸入端共同作為反饋信號(hào)來(lái)說(shuō)，就可使計(jì)數(shù)器的模M由2n變?yōu)?n-1.5-25（1）該計(jì)數(shù)器為六進(jìn)制計(jì)數(shù)器。狀態(tài)轉(zhuǎn)換圖如圖P5-25a所示。圖P5-24a（2）由狀態(tài)轉(zhuǎn)換圖可以得到次態(tài)卡諾圖如圖P5-24b。圖P5-25b（3）選用JK觸發(fā)器，由次態(tài)卡諾圖得到電路的狀態(tài)方程和驅(qū)動(dòng)方程。（4）檢查自啟動(dòng)能力將110和111代入電路的狀態(tài)方程得到次態(tài)分別為011和001，因此電路能自啟動(dòng)。（5）根據(jù)驅(qū)動(dòng)方程畫(huà)出電路圖。電路圖略。5-26X=0時(shí)為五進(jìn)制計(jì)數(shù)器，X=1時(shí)為六進(jìn)制計(jì)數(shù)器。5.27連接如圖P5.27。從到輸出圖P5.275.28由表P5-28可知，此電路每隔八個(gè)CP脈沖循環(huán)一次，所以應(yīng)設(shè)計(jì)一個(gè)八進(jìn)制計(jì)數(shù)器。用CT74290利用反饋歸零法實(shí)現(xiàn)八進(jìn)制計(jì)數(shù)器，然后再對(duì)計(jì)數(shù)器的輸出進(jìn)行譯碼，從而實(shí)現(xiàn)需要的輸出。（1）譯碼真值表如表P5-28b。表P5-28b00000001001000110100010101100111000100010001111001010100（2）寫(xiě)出邏輯函數(shù)表達(dá)式由真值表可得輸出表達(dá)式：A（紅）=B（綠）=C（黃）=（3）化簡(jiǎn)利用約束項(xiàng)并用卡諾圖化簡(jiǎn)得：A（紅）=B（綠）=C（黃）=（4）電路圖略第6章自測(cè)題6.1判斷題1.×，2.√，3.×，4.×，5.×，6.√，7.×，8.√6.2選擇題1.BC2.B3.C4.A5.B6.B7.B8.D9.C10.D11.B12.D6.3填空題1.TTL、COMS2.滯后，回差、輸出脈沖寬度3.多諧振蕩器，施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器4石英晶體振蕩器、暫穩(wěn)態(tài)習(xí)題6.1略6.2略6.36.46.5略6.6解：（1）555組成的單穩(wěn)態(tài)觸發(fā)器。（2）uI、uO波形如圖所示。輸出脈沖寬度由下式求得：TW=RCln3=100×103×3.3×10-6×1.1=363（ms）6.7此電路屬于施密特觸發(fā)器形式。正常工作時(shí)，光電管導(dǎo)通，施密特觸發(fā)器輸入為高電平，OUT=“0”。一但出現(xiàn)斷線故障，光電管截止，施密特觸發(fā)器輸入變?yōu)榈碗娖?，OUT=“1”，繼電器使開(kāi)關(guān)閉合，DL報(bào)警。6.8解（1）（2）增大R3（3）電路中電容C2起濾波作用，電容C3起隔直、通交流的作用。6.9解：（1）多諧振蕩器（2）當(dāng)細(xì)銅絲不斷時(shí)，555定時(shí)器的RD置成低電平，使Q輸出始終為低電平，喇叭不響。當(dāng)細(xì)銅絲拉斷時(shí)，555定時(shí)器的RD置成高電平，Q輸出方波信號(hào)，喇叭發(fā)出報(bào)警聲。6.10解：（1）計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖為：為三進(jìn)制計(jì)數(shù)器。（2）TW=0.7RextCext=0.7×50×103×0.02×10-6=0.7ms（3）第7章自測(cè)題7.1判斷題1.√2.√3.√4.×5.×6.×7.×8.√9.√10.√7.2選擇題1.D2.D3.C4.C5.C6.A7.D8.B9.A10.D11.C12.A13ACD14.B7.3填空題1.存儲(chǔ)容量存取時(shí)間2．電容，暫時(shí)存儲(chǔ)信息，地址譯碼器，讀/寫(xiě)控制，存儲(chǔ)矩陣3．掩膜ROM、可編程ROM、可擦除可編程ROM習(xí)題7.1：7.2解:把上述式子轉(zhuǎn)化成最小項(xiàng)的形式：7.3需用4片RAM芯片，接線圖為：I/OI/O0R/WCSA9…A0……I/O1R/WCSA9…A0……I/O2R/WCSA9…A0……I/O3R/WCSA9…A0……A0R/WA9CS7.47.5圖略第8章自測(cè)題8.1解：可編程邏輯器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA?？删幊踢壿嬈骷强捎捎脩艟幊獭⑴渲玫囊活?lèi)邏輯器件的泛稱(chēng)?？删幊踢壿嬈骷?shí)際上是一種將不具有特定邏輯功能的基本邏輯單元集成的通用大規(guī)模集成電路，用戶可以根據(jù)需要對(duì)其編程，進(jìn)而實(shí)現(xiàn)所需的邏輯功能。8.2解：PAL相對(duì)于PROM而言，使用更靈活，且易于完成多種邏輯功能，同時(shí)又比PLA工藝簡(jiǎn)單，易于實(shí)現(xiàn)。它采用雙極型工藝制作，熔絲編程方式，工作速度較高。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過(guò)對(duì)與邏輯陣列編程，可以獲得不同形式的組合邏輯函數(shù)。另外，在有些型號(hào)的PAL器件中，輸出電路中設(shè)置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構(gòu)成各種時(shí)序邏輯電路。PAL器件的輸出電路結(jié)構(gòu)有：專(zhuān)用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)等五種類(lèi)型。8.3解：PAL采用雙極型工藝制作，熔絲編程方式，工作速度較高。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過(guò)對(duì)與邏輯陣列編程，可以獲得不同形式的組合邏輯函數(shù)。另外，在有些型號(hào)的PAL器件中，輸出電路中設(shè)置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構(gòu)成各種時(shí)序邏輯電路。GAL是在PAL的基礎(chǔ)上發(fā)展起來(lái)的，它繼承了PAL的與-或陣列結(jié)構(gòu)，不同的是它采用了電擦除可編程的E2CMOS工藝制作，有電擦寫(xiě)反復(fù)編程的特性。GAL器件具有靈活的輸出結(jié)構(gòu)，它的輸出端設(shè)置了可編程的輸出邏輯宏單元(OLMC,OutputLogicMacroCell)，通過(guò)編程可以將OLMC設(shè)置成不同的輸出方式，具有很強(qiáng)的通用性。8.4解：GAL采用了電擦除可編程的E2CMOS工藝制作，有電擦寫(xiě)反復(fù)編程的特性。GAL的輸出邏輯宏單元能實(shí)現(xiàn)專(zhuān)用輸入、專(zhuān)用組合、輸出反饋組合、輸出時(shí)序電路組合輸出、寄存器輸出等邏輯功能。8.5解：①結(jié)構(gòu)差異。CPLD大多是基于乘積項(xiàng)(Product-Term)技術(shù)和HYPERLINKE2PROM(或HYPERLINKFlash)工藝的；FPGA一般是基于查找表(LUT)技術(shù)和HYPERLINKSRAM工藝的。②延遲可預(yù)測(cè)能力。CPLD的布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的；FPGA的布線結(jié)構(gòu)導(dǎo)致了傳輸延遲是不相等的、不可預(yù)測(cè)的，這會(huì)給設(shè)計(jì)工作帶來(lái)麻煩，也限制了器件的工作速度。③適合場(chǎng)所。雖然CPLD和FPGA的集成度都可達(dá)到數(shù)十萬(wàn)門(mén)，但相比較而言，CPLD更適合于完成各類(lèi)算法和組合邏輯；而FPGA則更適合于完成時(shí)序較多的邏輯電路。換句話說(shuō)，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。④CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或Flash技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單；而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜，且FPGA的編程數(shù)據(jù)存放在EPROM中，讀出并送到FPGA的SRAM中，不利于保密。基于SRAM編程的FPGA在系統(tǒng)斷電時(shí)編程信息會(huì)隨之丟失，因此每次開(kāi)始工作時(shí)都要重新裝載編程數(shù)據(jù)。⑤在編程上，F(xiàn)PGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程；FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程。FPGA在邏輯門(mén)下編程；而CPLD在邏輯塊下編程。⑥一般情況下，CPLD的功耗要比FPGA的大，且集成度越高越明顯。習(xí)題8.1解：可編程邏輯器件的發(fā)展經(jīng)歷了以下過(guò)程：PROM→PLA→PAL→GAL→CPLD→FPGA。第7章講述的PROM就是一種PLD器件，PROM之后產(chǎn)生了可編程邏輯陣列(PLA,ProgrammableLogicArray)、可編程陣列邏輯(PAL,ProgrammableArrayLogic)、通用陣列邏輯(GAL,GenericArrayLogic)、復(fù)雜可編程邏輯器件(CPLD,ComplexProgrammableLogicDevice)和現(xiàn)場(chǎng)可編程門(mén)陣列(HYPERLINKFPGA,FieldProgrammableGateArray)等幾種類(lèi)型。8.2解：8.3解：在結(jié)構(gòu)上，它包括宏單元(Macrocell)、邏輯陣列塊(LAB,LogicArrayBlock)、擴(kuò)展乘積項(xiàng)(EPT,ExpenderProductTerm)、可編程連線陣列(PIA,ProgrammableInterconnectArray)和I/O控制塊(I/OControlBlock)等幾部分。宏單元是CPLD的基本結(jié)構(gòu)，由它來(lái)實(shí)現(xiàn)基本的邏輯功能。每個(gè)LAB中包含16個(gè)宏單元，其中每個(gè)宏單元有一個(gè)可編程的與陣列、一個(gè)固定的或