第4章 組合邏輯電路 上課

第4章組合邏輯電路

邏輯電路分為組合邏輯電路與時序邏輯電路兩類，本章介紹組合邏輯電路，內(nèi)容包括組合電路分析、各種集成組合電路部件和組合電路設計。4.1組合邏輯電路的一般問題組合邏輯電路特點:其任意時刻的輸出僅是該時刻輸入信號的邏輯函數(shù)邏輯門電路之間的連線只能是前級邏輯門的輸出與后級邏輯門的輸入相連接。a1，a2，…，an表示輸入變量，y1，y2，…，ym表示輸出變量，輸出與輸入間的邏輯關(guān)系可以用一組邏輯函數(shù)表示：Y=F（A）可以使用真值表、卡諾圖、邏輯圖或是邏輯函數(shù)式來描述組合電路。4.2組合電路分析①分析組合電路的邏輯功能；②分析組合電路輸入輸出波形之間的關(guān)系，以及組合電路的電特性。4.2.1組合電路的邏輯功能分析【例4-1】試分析圖4-2所示組合電路的邏輯功能。解：ABCY00010011010101101000101011001110邏輯功能：由真值表可知，該電路是數(shù)值檢測電路，如果數(shù)值小于3，該電路輸出1，否則輸出0。真值表【例4-2】試分析圖所示組合電路的邏輯功能。解：首先從輸入開始逐級寫出各級邏輯函數(shù)式，然后寫出輸出Y的邏輯函數(shù)式：素數(shù)判別電路，當素數(shù)出現(xiàn)在電路輸入端時，電路輸出Y=1

【例4-3】對于圖（a）所示電路與圖（b）所示的輸入波形，試畫出該電路的輸出波形。解：首先由電路圖得到輸出Y的函數(shù)式為：ABCY00010011010101111001101011001110在輸入A、B、C的波形上標記電平值，然后由真值表，畫出輸出Y的波形如圖4-3（c）所示。真值表1001011101010110001011101010004.2.3組合電路的延遲時間分析傳輸延遲____組合電路中輸入變量變化與其引起輸出變量變化之間的時間差.傳輸延遲與電路復雜性、門電路的驅(qū)動能力、溫度、芯片電壓有關(guān)。tPLH是門電路低電平到高電平的傳輸延遲時間，tPHL是高電平到低電平的傳輸延遲時間

平均傳輸延遲時間tPD：對于圖（a）所示與門:不考慮門電路的延遲，則輸出波形如圖（b）所示；若采用平均傳輸延遲時間tPD則有圖（c）所示的傳輸延遲時間；圖（d）顯示的是分別采用tPLH和tPHL參數(shù)的傳輸延遲時間。邏輯系列傳輸延遲tPD（ns）每門功耗（mW）說明74001010標準TTL74H00622高速TTL74L00331低功耗TTL74LS009.52低功耗肖特基TTL74S00319肖特基TTL74ALS003.51.3先進低功耗肖特基TTL74AS0038先進肖特基TTL74HC0080.17高速CMOS表4-3所示的是不同系列與非門的延遲時間與功耗表表4-4顯示的是74LS系列部分門電路的傳輸延遲時間芯片功能tPLH（ns）tPHL（ns）典型最大典型最大74LS04非門915101574LS00與非門915101574LS02或非門1015101574LS08與門815102074LS32或門14221422【例4-4】試推導圖所示組合電路的傳輸延遲時間。圖中非門為74LS04，與非門為74LS00。

ABCY00000011010001101001101111011110組合電路的最大延遲時間就是級數(shù)最多路徑上各級門最大延遲時間之和。4.2.4組合電路的電特性分析（1）各個門之間的噪聲容限

噪聲容限與芯片系列有關(guān)，不同系列的芯片噪聲容限不同。為方便使用，常用系列在5

V電源電壓下的噪聲容限表與最大輸入輸出電流總結(jié)如表所示參數(shù)74TTL74LS74HC74HCT4000BVIHmin（V）2.02.03.52.03.33VOHmin（V）2.42.74.94.94.95VNH（V）0.40.71.42.91.62VILmax（V）0.80.81.50.81.67VOLmax（V）0.40.50.10.10.05VNL（V）0.40.31.40.71.62IIHmax（mA）4020111IILmax（mA）-1600-400-1-1-1IOHmax（mA）-0.4-0.4-4-4-0.51IOLmax（mA）168440.51（2）電源電流與功耗不同系列、不同門電路的電源電流都是不同的，幾種74LS系列門電路的最大電源電流如表所示。芯片功能最大電源電流（mA）最大平均電源電流（mA）ICCHICCLICCmax74LS002輸入與非門1.64.4374LS022輸入或非門3.25.44.374LS04非門2.46.64.574LS08四3輸入與門4.88.86.874LS10三3輸入與非門1.23.32.2574LS32四2輸入或門6.29.88

TTL門的功耗為最大平均電源電流乘以門的電源電壓：PDmax=ICCmax

VCC

CMOS器件，靜態(tài)電流很小，都在微安級主要功耗為動態(tài)功耗，動態(tài)功耗由內(nèi)部功耗PT與負載功耗PL兩部分組成?！纠?-5】圖示單片機引腳經(jīng)過74LS04與74LS10門電路組成的2線-4線譯碼器驅(qū)動發(fā)光二極管的電路。由單片機數(shù)據(jù)手冊:VIHmin=0.6VCC，VILmax=0.2VCC，VOLmax=0.7

V（IOL=20

mA），VOHmin=4.2

V（IOH=20

mA）。發(fā)光二極管管:壓降VD=1.6

V，工作電流ID=5

mA。圖中VCC=+5

V。試分析各個芯片的噪聲容限、驅(qū)動能力。①單片機驅(qū)動74LS04芯片，噪聲容限與驅(qū)動能力:

高電平噪聲容限：VNH=4.2-2=2.2

V74LS04輸入引腳的高電平輸入電流IIH=20

μA，單片機的驅(qū)動能力為20

mA，因此高電平驅(qū)動能力足夠。

低電平噪聲容限：VNL=0.8-0.7=0.1

V74LS04輸入引腳的低電平輸入電流IIL=400

μA，單片機的低電平驅(qū)動能力為20

mA，因此低電平驅(qū)動能力足夠。74LS系列門的扇出扇出是連接到一個門輸出端的同類門輸入端個數(shù)。

74LS系列門的輸入低電平電流IILmax=

-0.4

mA，74LS系列門的輸入高電平電流IIHmax=20

uA，保證輸出電壓小于VOLmax，輸出電流最大值為IOLmax8

mA。保證輸出電壓大于VOHmin，輸出電流最小值為IOHmax-0.4

mA。

低電平扇出:

NL=

8mA/0.4

mA=20高電平扇出:

NH=

0.4

mA/20

uA=20②74LS04驅(qū)動74LS10:都屬于74LS系列芯片，因此噪聲容限能夠滿足要求。圖中74LS04各輸出引腳驅(qū)動的輸入端數(shù)最大為4個，遠小于74LS系列芯片的20個扇出能力。③74LS10輸出驅(qū)動發(fā)光二極管題目要求發(fā)光二極管電流ID=5

mA，二極管限流電阻R計算：R=（VCC-VD-VOL）/ID=（5

V-1.6

V-0.5

V）/5

mA=580Ω可以實際取值560Ω?！纠?-6】試分析圖示電路的最大電源電流與靜態(tài)功耗。74LS04的每個芯片的平均電源電流為ICCmax=4.5

mA，74LS10的每個芯片的平均電源電流為ICCmax=2.25

mA。該組合電路中的門電路部分的最大電源電流Ig為Ig=1×（4.5

mA）+2×（2.25

mA）=4.5

mA+4.5

mA=9

mA發(fā)光二極管部分的最大電流Id為4×（5

mA）=20

mA最大電源電流為Imax=Ig+Id=9

mA+20

mA=29

mA該電路的最大靜態(tài)功耗為PDmax=Imax·VCC=29

mA×5

V=145

mW4.3組合電路部件4.3.1編碼器編碼——即不同事物用不同的二進制碼表示。

編碼器——對每一個輸入信號都有一個相對應二進制數(shù)碼輸出的器件。若編碼器有2n個輸入，則應該有n個輸出。

1．十進制數(shù)-BCD編碼器即10線-4線編碼器十進制數(shù)4位編碼輸出（BCD）A3

A2

A1A001234567890000000100100011010001010110011110001001當輸入的十進制數(shù)中如果只有一個數(shù)字具有高電平時，則輸出對應數(shù)字的BCD編碼。真值表邏輯函數(shù)式：A3=8+9A2=4+5+6+7A1=2+3+6+7A0=1+3+5+7+92．十進制數(shù)-BCD優(yōu)先編碼器74LS147具有優(yōu)先編碼功能，在同時輸入多個數(shù)字時，只對最大數(shù)字進行編碼。該編碼器具有9個低電平有效的輸入端，沒有0輸入端，當所有9個輸入都無效時就是對0進行編碼；具有4個低電平有效的輸出端。輸入輸出123456789DCBA1××××××××01×××××××011××××××0111×××××01111××××011111×××0111111××01111111×011111111011111111100111111111100001111110011001101010101074LS147的輸出是低電平有效的BCD碼74LS14774LS147的典型應用電路，該電路可以將0～9十個按鍵信號轉(zhuǎn)換成低電平有效的BCD編碼輸出，可以輸出任何按鍵按下的信號Y。當按鍵按下時，信號Y=1，否則信號Y=0。雖然按鍵0的信號未進入74LS147，但是當按鍵0按下時，按鍵按下信號Y=1，同時編碼輸出1111，這就相當于0的編碼是1111。74LS1473．8線-3線優(yōu)先編碼器74LS148該編碼器的輸入與輸出都是低電平有效輸入輸出EI01234567A2A1A0GSEO1000000000×1×××××××0×1××××××01×1×××××011×1××××0111×1×××01111×1××011111×1×0111111×10111111111000011111100110011110101010111000000001011111111①輸入信號低電平有效，當多個輸入有效時，對最大輸入數(shù)字進行優(yōu)先編碼。②輸出信號為低電平有效的3位二進制編碼。③輸入端EI是片選端，當EI=0時，編碼器輸出編碼，否則編碼器輸出全為高電平。④輸出信號GS=0表示編碼器工作正常，而且有編碼輸出，這表明編碼器正在輸出編碼信號。⑤輸出信號EO=0表示編碼器正常工作但是沒有編碼輸出，EO=1表示有編碼輸出，常用于編碼器級聯(lián)。用兩片74LS148組成16線-4線編碼電路。高8位低8位※高8位優(yōu)先編碼。高8位編碼時，其GS=0,EO=1,編碼器工作正常，輸出編碼信號。此時，低8位不進行編碼，因其EI=1。Y3=1※高8位沒有信號申請編碼時，其GS=1,EO=0，高8位輸出全部為高電平。Y3=0此時，低8位EI=0，可以編碼輸出。高8位編碼器74LS148（2）的輸出信號EO與低8位編碼器74LS148（1）的輸入信號EI相連，表示只有高8位沒有編碼輸出時，低8位才能輸出編碼；例如，輸入11110×××

××××××××0111111100011011輸出編碼為1011，是高電平有效的編碼編碼Y3Y2Y1Y001234567891011121314150000000011111111000011110000111100110011001100110101010101010101114.3.2譯碼器1．譯碼器原理

將輸入二進制代碼轉(zhuǎn)換成與代碼對應的高、低電平或是另外一種代碼的電路稱為譯碼器（Decoder），譯碼器與編碼器的功能相反。對于每一個可能的輸入，只有一個輸出為1，或者說，每一個輸出對應著一個輸入信號的最小項。

譯碼器一般譯碼器2．3線-8線譯碼器74LS138輸入輸入端輸出使能端G1

C

B

A×10

×1010101010101010××××××00000101001110010111011111111111111111111111111011111101111110111111011111101111110111111011111101111111

74LS138內(nèi)部結(jié)構(gòu)

74LS138構(gòu)成的數(shù)據(jù)分配器電路圖中G1作為數(shù)據(jù)輸入端（同時使），把輸入C、B、A作為選擇端，則可以把G1端輸入的信號I送到一個由選擇端指定的輸出端【例4-7】用兩個3線-8線譯碼器組成4線-16線譯碼器，要求把輸入信號A3、A2、A1、A0譯成16個低電平信號D0～D15，并使該譯碼器具有片選使能信號EN。U1U2U1U2ENA3A2A1A0輸出00000000000000000000000011111111000011110000111100110011001100110101010101010101D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D153．7段數(shù)碼顯示譯碼器（1）采用發(fā)光二極管的7段數(shù)碼管

7段數(shù)碼管由發(fā)光二極管組成，發(fā)光二極管的管壓降在1.6～1.8

V之間，最大電流不超過30

mA，響應時間約為0.1

us，在室內(nèi)光線情況下，10

mA電流就可以獲得足夠的亮度。數(shù)碼管又根據(jù)發(fā)光二極管的連接方式分為共陽數(shù)碼管和共陰數(shù)碼管。顯示字形圖外形內(nèi)部連線共陽數(shù)碼管共陰數(shù)碼管（2）用于共陽數(shù)碼管的譯碼電路7446/LS47

采用集電極開路輸出，具有試燈輸入、前/后滅燈控制和有效低電平輸出，最大輸出驅(qū)動電壓：7446為30

V，LS47、LS247為15

V，吸收電流7446為40

mA，LS47為24

mA。共陽數(shù)碼管的譯碼電路7446/LS47的符號(圖a)該譯碼電路對應BCD輸入，輸出數(shù)字0～9，而對于大于數(shù)值9的輸入，輸出該譯碼器功能表確定的圖形(圖b)。十進制或功能輸入輸入/輸出輸出DCBAabcdefg顯示01100001ononononononoff011×00011offononoffoffoffoff121×00101ononoffononoffon231×00111ononononoffoffon341×01001offononoffoffonon451×01011onoffononoffonon561×01101onoffononononon671×01111onononoffoffoffoff781×10001ononononononon891×10011ononononoffonon9101×10101offoffoffononoffon輸出特定

符號（見

圖4-17（b））111×10111offoffononoffoffon121×11001offonoffoffoffonon131×11011onoffoffonoffonon141×11101offoffoffonononon151×11111offoffoffoffoffoffoff××××××0offoffoffoffoffoffoff滅燈1000000offoffoffoffoffoffoff0×××××1ononononononon8（亮燈）共陽數(shù)碼管的譯碼電路7446/LS47的功能表

該譯碼器有4個控制信號：燈測試端，動態(tài)滅燈輸入，滅燈輸入/動態(tài)滅燈輸出:所有各段都滅功能：當作為輸入端使用時，若=0，則不管其他輸入信號，輸出各段都滅。各段都滅檢測功能：當作為輸出端使用時，若輸出0，表示各段已經(jīng)熄滅。所有各段都亮功能：當=1或開路而=0時，所有各段都亮，該功能用于測試各段的工作情況。滅0功能：當=0，同時A、B、C、D信號為0，而=1時，所有各段都滅，同時輸出0，該功能是滅0。顯示功能：若使=1或開路，=1或開路，=1時，按照功能表顯示輸入數(shù)字為0～15對應的圖形，并且不滅0。7446與共陽數(shù)碼管的連接

圖中電阻R為限流電阻，數(shù)碼管的電流一般取5～10

mA。7446是OC輸出，電源電壓可以達到30

V，吸收電流40

mA共陽極數(shù)碼管（3）用于共陰數(shù)碼管電路74LS48

74LS48采用高電平有效輸出，具有試燈輸入、前/后沿滅燈控制，灌電流負載能力為6.4

mA。74LS248與74LS48電特性基本相同，只是顯示6時，LS248的a段亮，顯示9時，LS248的d段亮。74LS48輸出拉電流能力?。?.4

mA），灌電流能力大（6.4

mA），所以一般都要外接上拉電阻推動數(shù)碼管，LS48譯碼器的典型使用電路見圖4-24。圖4-244．液晶顯示器

分段式液晶顯示器也是常用的顯示器件圖（a）.

正常情況下在前玻璃板與背板之間充滿液晶的段是透明的，但是當3～15

V的交流電壓加在前玻璃板段電極與背板電極之間時，液晶分子紊亂變成不透明呈現(xiàn)黑色。

液晶工作時需要加40～60

Hz的交流信號。當輸入信號Vi為低電平時，異或門輸入時鐘信號CLK與其輸出信號同相位，所以液晶電極之間沒有電壓；這時液晶分子排列整齊，液晶呈現(xiàn)透明狀態(tài)，不能看到字段，這種情況如圖（b）所示；當輸入信號Vi為高電平時，輸入異或門的時鐘信號CLK與其輸出信號之間相位差180°，形成交流電壓，液晶分子受電場作用排列混亂，呈不透明狀態(tài)，在外界光線照射下可以看到字段，這種情況如圖（c）所示。使用4511芯片的液晶7段顯示電路。異或門采用四2輸入異或門4070，時鐘頻率取50

Hz。當輸入BCD碼信號時，經(jīng)過譯碼器輸出7段信號，對應段的驅(qū)動器輸出高電平，經(jīng)過異或門，交流電壓加在對應段上，使其液晶排列混亂，呈現(xiàn)不透明狀態(tài)。圖中4511是具有鎖存器的BCD-7段鎖存/譯碼/驅(qū)動器，輸出高電平有效。4511電源電壓的范圍為3～15

V，在5

V電源時，輸出高電平VOH為3.54

V時，驅(qū)動電流為IOH為25

mA。5．譯碼器實現(xiàn)邏輯函數(shù)由于譯碼器輸出所有輸入信號的最小項，若輸入變量為n，則有2n個最小項，因此可以用附加的或門選擇需要的最小項組成輸入變量不大于n的邏輯函數(shù)?！纠?-8】試用74LS138實現(xiàn)多輸出邏輯函數(shù)式。解：函數(shù)式可以變換為：Y1Y2例:某組合邏輯電路的真值表如表所示，試用譯碼器和門電路設計該邏輯電路。解：寫出各輸出的最小項表達式，再轉(zhuǎn)換成與非-與非形式:用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路。可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。4.3.3數(shù)據(jù)選擇器

從多個輸入信號中選擇一個作為輸出，稱為數(shù)據(jù)選擇器（Multiplexers/DataSelectors），常用于把信息從多個數(shù)據(jù)源點傳送到一個終點去的邏輯電路。

1．8輸入選擇器74LS151集成多路選擇器74LS151具有8個輸入信號D0～D7，一對互補輸出信號Y和W，三個數(shù)據(jù)選擇信號C、B、A和使能信號。輸入輸出選擇選通YWCBA×00001111×00110011×010101011000000000D0D1D2D3D4D5D6D71選擇器的輸出信號為：有效圖兩個8選1數(shù)據(jù)選擇器組成的16選1數(shù)據(jù)選擇器電路兩個8選1數(shù)據(jù)選擇器組成16選1數(shù)據(jù)選擇器U1U2輸入IA3A2A1A0輸出YI0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I150000000011111111000011110000111100110011001100110101010101010101I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15U1U2圖中電路是四2選1選擇器74LS157的應用，該電路使用74LS157將2位BCD數(shù)據(jù)（A0、A1、A2、A3和B0、B1、B2、B3）分時輸入到BCD-7段譯碼器74LS48，經(jīng)過譯碼后送入數(shù)碼管顯示。一定頻率脈沖信號S加在74LS157的選擇端選擇BCD信號，同時還通過非門控制數(shù)碼管的公共陰極以決定數(shù)碼管的亮滅。這樣就可以使數(shù)碼管交替顯示BCD數(shù)據(jù)，當脈沖頻率足夠高時，看見兩個數(shù)碼管都在顯示數(shù)據(jù)。S=0，顯示A低位；S=1，顯示B高位2．用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)

數(shù)據(jù)選擇器的輸出實際是選擇信號與輸入信號組成的最小項之和，或者說選擇信號的最小項與對應輸入信號之間是相與的關(guān)系。在實現(xiàn)邏輯函數(shù)時，常采用輸入信號挑選選擇信號最小項的方法（用于邏輯函數(shù)的變量數(shù)與選擇信號的變量數(shù)相同的情況）；或是選擇信號與對應的輸入信號組成最小項的方法（用于邏輯函數(shù)的變量數(shù)比選擇信號的變量數(shù)多一個的情況）。【例4-9】用多路選擇器74LS151實現(xiàn)函數(shù)。解：由于74LS151具有3個選擇信號輸入端，與要實現(xiàn)的邏輯函數(shù)變量數(shù)相同，所以要使用輸入信號挑選選擇信號最小項的方法，就是使輸入信號D0=D2=D3=D5=1，其余為0，這樣就可以將選擇信號的最小項m0、m2、m3、m5保留。10abcY【例4-10】用多路選擇器74LS151實現(xiàn)函數(shù)：若輸入變量A、B和C順序連接74LS151的3個選擇信號端，則可將函數(shù)式變換成式：寫成最小項形式1實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。

例試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式：=m3+m5+m6+m7（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。例試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：4.3.4數(shù)值比較器

用于比較兩個二進制數(shù)值大小的邏輯電路稱為數(shù)值比較器。對兩個二進制數(shù)A和B進行數(shù)值比較，有三種比較結(jié)果：A>B、A=B和A<B。1位數(shù)值比較器用于比較兩個1位二進制數(shù)，比較結(jié)果見表。輸入輸出ABA=B

A<B

A>B000110111000100

01100由真值表得到輸出邏輯函數(shù)式：比較器框圖比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0A＞B

A＜B

A=BA＞B

A＜B

A=BA3＞B3A3＜B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××A2＞B2A2＜B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××A1＞B1A1＜B1A1=B1A1=B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××A0＞B0A0＜B0A0=B0A0=B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010××

1110000100010100010100010100010100010001000110從74LS85的功能表可看出，該比較器首先判斷A3和B3，再比較A2和B2，然后比較A1和B1以及A0和B0，若它們都相等，就判斷級聯(lián)信號。74LS85的邏輯符號74LS85是集成4位比較器，用于比較、兩個數(shù)的大小，它還有級聯(lián)輸入端，通過級聯(lián)輸入端可以連接成8位、16位或更高位數(shù)的比較器。使用74LS85比較器組成大于4位數(shù)值比較器時，要將74LS85比較器級聯(lián)，使用74LS85組成8位數(shù)值比較器圖。4.3.5加法器1．加法器工作原理（1）半加器半加器____能對兩個1位二進制數(shù)進行相加得到和及進位的電路。按二進制運算規(guī)則可以得到真值表輸入輸出ABSC0001101100101001由真值表可以得到如下邏輯函數(shù)式：（2）全加器全加器___能對兩個1位二進制數(shù)相加并考慮低位來的進位，得到和及進位的邏輯電路。低位進位A

B

CI全加和S進位輸出CO0000000110010100110110010101011100111111（3）串行進位的多位加法器n個全加器的串聯(lián)可構(gòu)成n位加法器，每個全加器實現(xiàn)1位二進制數(shù)據(jù)全加和，構(gòu)成方法是依次將低位全加器的進位Cn+1輸出端連接到高位全加器的進位輸入端Cn。使用4個全加器74LS183構(gòu)成的4位加法器如圖所示。每一位的相加結(jié)果都必須等到低一位的進位產(chǎn)生之后才能形成，即進位在各級之間是串聯(lián)關(guān)系，所以稱為串行進位加法器。必須等待前級進位才能形成本級的進位和全加和，所以當位數(shù)很多時，運算速度會很慢。3（4）先行進位的多位加法器為了提高運算速度，必須設法減小由于進位引起的時間延遲，方法就是事先由兩個加數(shù)構(gòu)成各級加法器所需要的進位。先行進位的多位加法器（5）集成加法器74LS283集成加法器74LS283是4位二進制超前進位加法器*2．使用加法器實現(xiàn)減法二進制減法可以通過先求出減數(shù)的補碼再加上被減數(shù)求得。補碼的求法為反碼加1。例如求1101的補碼，首先求1101的反碼，為0010，然后再加1，得到0011。

若能將生成函數(shù)，變換成輸入變量與輸入變量相加的形式若能將生成函數(shù)，變換成輸入變量與常量相加的形式。例：將BCD的8421碼轉(zhuǎn)換為余3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100用加法器設計組合電路*3．BCD加法器

BCD碼只用了4位二進制的10個狀態(tài)，還有6個無關(guān)狀態(tài)沒有使用，所以BCD碼相加后還應該去掉無關(guān)狀態(tài)，還原成BCD碼。兩個BCD碼相加，結(jié)果可分為三種情況：十進制數(shù)二進制數(shù)CS3S2S1S08421BCDCS3S2S1S001234567891011121314151617181900000000010001000011001000010100110001110100001001010100101101100011010111001111100001000110010100110000000001000100001100100001010011000111010000100110000100011001010011101001010110110101111100011001情況②當二進制的和為1010、1011、1100、1101、1110、1111時，給和加一個進位，然后再加上0110。判斷電路的函數(shù)式為，這里S3、S2、S1和S0是加法器輸出和。情況③只要保留進位并將和加0110就會得到BCD碼。①結(jié)果小于9，還是BCD碼。如：0011+0101=1000，而BCD碼應為1000。②結(jié)果大于9，不是BCD碼。如：0110+0101=1011，而BCD碼應為10001。③結(jié)果有進位，不是BCD碼。如1000+1001=10001，而BCD碼應為10111。4.4組合電路設計

組合電路設計就是用電路圖描述實際組合邏輯問題。

組合電路設計方法：邏輯設計法、直接設計法。4.4.1組合電路的邏輯設計法1．邏輯設計法步驟①將實際邏輯問題抽象成真值表。首先分析實際問題，確定輸入輸出變量之間的邏輯關(guān)系。定義變量邏輯狀態(tài)含義（確定邏輯狀態(tài)0和1有何實際意義）。列真值表（將所有原因和結(jié)果列表）。②根據(jù)真值表寫邏輯函數(shù)式，并化簡成最簡與或邏輯函數(shù)式。③選定門電路類型和型號。④按照門電路類型和型號變換邏輯函數(shù)式。⑤根據(jù)函數(shù)式畫邏輯圖。【例4-11】設有甲、乙、丙三臺電動機，它們運轉(zhuǎn)時必須滿足在任何時間必須有而且僅有一臺電動機運行，如不滿足該條件，就輸出報警信號。試設計此報警電路。根據(jù)題意可列出真值表。設甲、乙、丙三臺電動機分別為A、B、C。電動機運行為1，不運行為0。輸出報警信號Y，報警為1，不報警為0。ABCY000001010011100101110111①②根據(jù)真值表，寫邏輯函數(shù)式，并化簡③畫出邏輯圖ABCY000001010011100101110111100101112．組合電路邏輯設計中應該注意的問題（1）輸入引腳數(shù)的限制當集成器件選定后，應盡量減少集成電路塊數(shù)和種類。（2）輸出能力不夠需增加緩沖器，或選用驅(qū)動能力大的門電路。（3）選擇單門集成電路

要求函數(shù)式最簡（4）采用可編程邏輯器件實現(xiàn)

注重組合電路的功能與性質(zhì)4.4.2組合電路的直接設計法直接設計法步驟①清楚地知道所設計組合邏輯電路的功能。②熟悉各種集成組合電路部件的工作原理。③能夠讀懂集成組合電路部件功能表，清楚地知道其每個引腳功能。④通過思考（可以查閱資料），直接連接電路，實現(xiàn)組合邏輯電路?！纠?-13】設計一個8位數(shù)碼管掃描顯示電路。（該電路數(shù)據(jù)源是8位BCD碼）解：8位數(shù)碼管掃描顯示電路需要8位數(shù)據(jù)源選擇電路、7段譯碼電路、位掃描電路和數(shù)碼管。根據(jù)題目要求，選擇共陽數(shù)碼管，使用7段譯碼器7446作為譯碼器，用數(shù)據(jù)選擇器74151選擇數(shù)據(jù)源，用3線-8線譯碼器74138作為位掃描譯碼器。CB A741517413800 0選擇數(shù)據(jù)源AY0輸出，數(shù)碼管1顯示00 1選擇數(shù)據(jù)源BY1輸出，數(shù)碼管2顯示01 0選擇數(shù)據(jù)源CY