數(shù)字邏輯電路第5章觸發(fā)器-1-1

第5章觸發(fā)器

5.1時序邏輯電路的結(jié)構(gòu)和特點5.2觸發(fā)器5.1時序邏輯電路的結(jié)構(gòu)和特點在第三章我們知道,所有的組合邏輯電路都有一個共同的特點:任一時刻電路的輸出僅取決于當(dāng)時電路的輸入,與電路以前的輸入和狀態(tài)無關(guān)。在本章中,我們將要討論另一種類型的邏輯電路——時序邏輯電路（簡稱時序電路）。在時序邏輯電路中,電路的輸出不僅取決于當(dāng)時電路的輸入,還與以前電路的輸入和狀態(tài)有關(guān),也就是說,時序邏輯電路具有記憶功能。圖5―1時序邏輯電路的結(jié)構(gòu)框圖時序邏輯電路的結(jié)構(gòu)框圖如圖5―1所示。由圖中可以看出,一個時序邏輯電路通常由組合邏輯電路和存儲電路兩部分組成,其中,存儲電路由觸發(fā)器構(gòu)成,是必不可少的。圖中的Xi（i=1,…,m）是電路的輸入信號；Yi（i=1,…,k）是電路的輸出信號;Wi（i=1,…,p）是存儲電路的輸入信號（亦稱驅(qū)動信號或激勵信號）；Qi（i=1,…,r）是存儲電路的輸出信號（亦稱時序電路的狀態(tài)信號）。

按照存儲電路中觸發(fā)器狀態(tài)變化的特點,時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。在同步時序邏輯電路中,所有觸發(fā)器都受同一時鐘信號控制,觸發(fā)器的狀態(tài)變化是同步進(jìn)行的。在異步時序邏輯電路中,并非所有觸發(fā)器都受同一時鐘信號控制,因此觸發(fā)器的狀態(tài)變化不是同步進(jìn)行的。

按照電路輸出信號的特點,時序邏輯電路分為Mealy型電路和Moore型電路兩種。在Mealy型電路中,輸出不僅取決于電路的狀態(tài),還與電路的輸入有關(guān)。在Moore型電路中,輸出僅僅取決于電路的狀態(tài),與電路的輸入無關(guān)。概述一、用于記憶1位二進(jìn)制信號 1.有兩個能自行保持的狀態(tài) 2.根據(jù)輸入信號可以置成0或1二、分類1.按觸發(fā)方式（電平，脈沖，邊沿）2.按邏輯功能（RS,JK,D,T）

5.2觸發(fā)器

觸發(fā)器是時序邏輯電路中的基本單元電路,它具有兩個穩(wěn)定的狀態(tài),這兩個狀態(tài)分別稱為0狀態(tài)和1狀態(tài)。只要外加信號不變,觸發(fā)器的狀態(tài)就不會發(fā)生變化,這就是它的存儲功能。只有當(dāng)外加信號變化時,觸發(fā)器的狀態(tài)才可能發(fā)生變化。在分析觸發(fā)器的狀態(tài)變化時,將外加信號變化之前觸發(fā)器的狀態(tài)稱為現(xiàn)態(tài),用Qn表示；將外加信號變化之后觸發(fā)器的狀態(tài)稱為次態(tài),用Qn+1表示。觸發(fā)器的Q輸出端為0時稱為0狀態(tài),為1時稱為1狀態(tài)。

5.2.1觸發(fā)器的電路結(jié)構(gòu)和動作特點按照電路結(jié)構(gòu)形式的不同,可以將觸發(fā)器分為基本觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器等。1.基本RS觸發(fā)器基本RS觸發(fā)器是各種觸發(fā)器中結(jié)構(gòu)最簡單的一種,可用兩個與非門或兩個或非門通過交叉耦合構(gòu)成。圖5―2由與非門構(gòu)成的基本RS觸發(fā)器（a）電路圖;（b）邏輯符號2.由與非門組成的SR鎖存器由表5―1可以寫出如下方程:上述方程描述了基本RS觸發(fā)器的次態(tài)和輸入信號以及現(xiàn)態(tài)之間的邏輯關(guān)系,稱為基本RS觸發(fā)器的特性方程。分析結(jié)果表明,該觸發(fā)器具有保持、置0、置1三種邏輯功能,兩個輸入端必須滿足約束條件RS=0。2.同步RS觸發(fā)器同步RS觸發(fā)器是在基本RS觸發(fā)器的基礎(chǔ)上增加一個時鐘控制端構(gòu)成的,其目的是提高觸發(fā)器的抗干擾能力,同時使多個觸發(fā)器能夠在一個控制信號的作用下同步工作。圖5―6(a)是一個由與非門組成的同步RS觸發(fā)器，圖5―6(b)是它的邏輯符號。圖5―6由與非門構(gòu)成的同步RS觸發(fā)器（a）電路圖;（b）邏輯符號表5―2同步RS觸發(fā)器的特性表2.動作特點在CLK=1的全部時間里，S和R的變化都將引起輸出狀態(tài)的變化。無論是基本RS觸發(fā)器還是同步RS觸發(fā)器,R和S都要滿足約束條件RS=0。為了避免R和S同時為1的情況出現(xiàn),可以在R和S之間連接一個非門,使R和S互反。這樣,除了時鐘控制端之外,觸發(fā)器只有一個輸入信號,通常表示為D,這種觸發(fā)器稱為D觸發(fā)器。圖5―8(a)是一個由與非門組成的同步D觸發(fā)器;圖5―8(b)是它的邏輯符號;表5―3是它的特性表。它的特性方程如下:Qn+1=D,CP=1時Qn+1=Qn,CP=0時由表5―3可以看出:當(dāng)CP=0時,無論輸入是0還是1,觸發(fā)器的狀態(tài)都不會改變,次態(tài)等于現(xiàn)態(tài)。當(dāng)CP=1時,0輸入使觸發(fā)器的次態(tài)為0,稱為置0;1輸入使觸發(fā)器的次態(tài)為1,稱為置1?？梢?D觸發(fā)器具有置0和置1兩種邏輯功能。圖5―8同步D觸發(fā)器（a）電路圖;（b）邏輯符號表5―3同步D觸發(fā)器的特性表

在時鐘控制信號整個有效電平期間,如果同步觸發(fā)器輸入信號發(fā)生多次變化,則觸發(fā)器的狀態(tài)也可能發(fā)生多次變化,因此，觸發(fā)器容易受到這期間出現(xiàn)的干擾信號的影響。為了進(jìn)一步提高抗干擾能力,在同步觸發(fā)器的基礎(chǔ)上設(shè)計出了主從結(jié)構(gòu)的觸發(fā)器。3.時鐘脈沖觸發(fā)的觸發(fā)器主從觸發(fā)器由兩個時鐘信號相反的同步觸發(fā)器相連而成。圖5―10(a)是一個主從RS觸發(fā)器電路,圖5―10(b)是它的邏輯符號。圖5―10主從RS觸發(fā)器（a）電路圖;（b）邏輯符號表5―4主從RS觸發(fā)器的特性表當(dāng)CP由1變?yōu)?時,從觸發(fā)器的時鐘控制信號從無效變?yōu)橛行?在此時刻之前,Q1和如果發(fā)生了變化,意味著從觸發(fā)器的輸入信號發(fā)生了變化。在從觸發(fā)器的時鐘控制信號變?yōu)橛行r,觸發(fā)器的輸出將產(chǎn)生相應(yīng)的變化。如果在主觸發(fā)器的時鐘控制信號有效期間（CP=1）,Q1和端變化多次,則只有最后一次變化的結(jié)果會反映到Q和端。主從RS觸發(fā)器的特性表如表5―4所示。它的特性方程如下:CP下降沿到來時CP非下降沿時JKQ’主從SRQQQ’CLK2.主從JK觸發(fā)器列出真值表主從SRJKQQ’QQ’CLK表5―5主從JK觸發(fā)器的特性表二、脈沖觸發(fā)方式的動作特點主從SRJKQQ’QQ’CLK表5―6T觸發(fā)器的特性表圖5―17主從T觸發(fā)器（a）電路圖;（b）邏輯符號主從觸發(fā)器的動作特點:

主從觸發(fā)器的狀態(tài)變化分兩步進(jìn)行:第一步,在主觸發(fā)器的時鐘控制信號有效期間,輸入信號影響主觸發(fā)器的狀態(tài),此時從觸發(fā)器的狀態(tài)不會發(fā)生變化;第二步,在主觸發(fā)器的時鐘控制信號由有效變?yōu)闊o效而從觸發(fā)器的時鐘控制信號由無效變?yōu)橛行r,從觸發(fā)器的狀態(tài)根據(jù)主觸發(fā)器的狀態(tài)而變化。

在主觸發(fā)器的時鐘控制信號有效期間,如果輸入信號發(fā)生過變化,則在時鐘控制信號的有效邊沿到來時，從觸發(fā)器的狀態(tài)不一定按照此時刻的輸入信號來確定。

4.邊沿觸發(fā)器為了進(jìn)一步提高可靠性,增強抗干擾能力,克服主從觸發(fā)器存在的缺點,設(shè)計了邊沿觸發(fā)器。邊沿觸發(fā)器也是邊沿動作的觸發(fā)器。圖5―19為邊沿觸發(fā)器的邏輯符號。5.4時鐘邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于時鐘信號的上升沿或下降沿到達(dá)瞬間輸入的狀態(tài)。用CMOS傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器圖5―19邊沿觸發(fā)器的邏輯符號一、電路結(jié)構(gòu)和工作原理它的輸