數(shù)字子系統(tǒng)設(shè)計(jì)

第五講數(shù)字子系統(tǒng)設(shè)計(jì)主要內(nèi)容加法器移位寄存器計(jì)數(shù)器乘法器MOS存儲器I/O電路5.1加法器ALU是中央處理器CPU中一個重要執(zhí)行部件，它完成算術(shù)邏輯運(yùn)算。而加法器和乘法器（如果需要）又是完成ALU中的核心部件，其性能直接關(guān)系到處理器的運(yùn)行速度。因此，無論是從邏輯設(shè)計(jì)層次還從電路設(shè)計(jì)層次，人們都在不斷研究新的邏輯結(jié)構(gòu)和新的電路組態(tài)。5.1.1半加器和全加器表5.1.1二進(jìn)制數(shù)加法運(yùn)算規(guī)則Ai+Bi本位和Si進(jìn)位Ci+10+0000+1101+0101+101

兩個一位的二進(jìn)制數(shù)Ai和Bi相加的運(yùn)算規(guī)則如表5.1.1所示，但注意這里的加號“+”表示加法運(yùn)算，不是表示“或運(yùn)算”，1．半加器表5.1.2半加器邏輯功能表AiBi本位和Si進(jìn)位Ci+10000011010101101圖5.1.1半加器邏輯符號

根據(jù)半加器的邏輯功能表，可以得到表示半加器輸出Si和Ci+1與輸入Ai和Bi關(guān)系的邏輯函數(shù)式（5.1.1）式，（5.1.1）圖5.1.2半加器內(nèi)部邏輯電路2．全加器表5.1.2全加器邏輯功能表CiAiBi本位和Si進(jìn)位Ci+10000000110010100110110010101011100111111圖5.1.3全加器符號（5.1.2）圖5.1.4全加器內(nèi)部邏輯電路6.2.2串行數(shù)據(jù)加法器圖5.1.5串行數(shù)據(jù)加法器5.1.3并行數(shù)據(jù)加法器1．串行進(jìn)位加法器

一個八位的串行進(jìn)位加法器如圖5.1.6所示。數(shù)據(jù)以并行的方式進(jìn)入到串行進(jìn)位加法器的輸入端，而它的進(jìn)位是由低位向高位逐位串行傳遞的，因此將這種進(jìn)位方式稱不串行進(jìn)位方式。圖5.1.6八位串行進(jìn)位加法器結(jié)構(gòu)圖5.1.7四位串行進(jìn)位加法器2．超前進(jìn)位加法器圖5.1.8兩個四位二進(jìn)制數(shù)相加運(yùn)算（5.1.4）

由全加器的功能表也可得到（5.1.4）式所示的邏輯表達(dá)式，（1）超前進(jìn)位產(chǎn)生器設(shè)根據(jù)（5.1.6）式，可以遞推出（5.1.7）式，（5.1.7）（5.1.5）則得，（5.1.6）圖5.1.9超前進(jìn)位發(fā)生器（2）應(yīng)用設(shè)計(jì)具有Pi和Gi輸出的全加器，如圖5.1.10所示。圖5.1.10具有Pi和Gi輸出的加法器圖5.1.11四位超前進(jìn)位加法器12345678161514131211109GNDC－1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(b)74LS283邏輯圖與引腳圖(a)邏輯圖；(b)引腳圖1≥11≥11≥11≥11≥1B3A3≥1≥1B2A2A1B1≥1C－1B0A0＝1P3＝1P2P1＝1P0C0C1C2S0S1S2S3CO(C3)(a)＝1&&&&1&&&&&&&&&&&&&&圖中S0~S3表達(dá)式可經(jīng)變換化簡而得，以S1為例，加法器小結(jié)

能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。主要內(nèi)容加法器移位寄存器計(jì)數(shù)器乘法器MOS存儲器I/O電路移位寄存器的邏輯功能：既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動移位寄存器按移動方式分單向移位寄存器雙向移位寄存器左移位寄存器右移位寄存器

移位寄存器的邏輯功能分類

目前常用的集成移位寄存器種類很多，如74164、74165、74166均為八位單向移位寄存器，74195為四位單向移存器，74194為四位雙向移存器，74198為八位雙向移存器。1、左移移位寄存器☆

由四級D觸發(fā)器組成四位左移移位寄存器。☆

第一級D觸發(fā)器接輸入信號Vi，其余觸發(fā)器輸入D接前級輸出Q,所有CP連在一起接輸入移存脈沖，是同步工作方式。移存脈沖CP3214串入VI☆

特征方程：★移位寄存器移存規(guī)律：

在移存脈沖的作用下，輸入信息的當(dāng)前數(shù)碼存入第一級觸發(fā)器，第一級觸發(fā)器的狀態(tài)存入到第二級觸發(fā)器，依此類推，高位觸發(fā)器存入低位觸發(fā)器狀態(tài)，實(shí)現(xiàn)了輸入數(shù)碼在移存脈沖的作用下向左逐位移存。假定：寄存器初態(tài)為0，VI=1101串行送入寄存器輸入從波形圖看出：輸入信號每經(jīng)過一級觸發(fā)器，移動了一個移存周期，但波形形狀保持不變。CP3214VI1110驅(qū)動方程：狀態(tài)方程：2、右移移位寄存器CP3214VIDQDQDQDQ右移輸入右移輸出1V1I011V1I01

在4個CP作用下，輸入的4位串行數(shù)碼1101全部存入了寄存器中。這種方式稱為串行輸入。

將寄存器中的4位數(shù)碼1101輸出，這種方式稱為并行輸出。單向移位寄存器具有以下主要特點(diǎn)：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個CP脈沖即可完成串行輸入工作，此后可從Q1～Qn端獲得并行的n位二進(jìn)制數(shù)碼，再用n個CP脈沖又可實(shí)現(xiàn)串行輸出操作。（3）若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。

在移位寄存器的基礎(chǔ)上加左、右移位控制信號使寄存器同時具有左、右移功能。CP:移存脈沖A：右移輸入B：左移輸入M:左、右移控制☆

特征方程★當(dāng)M=1時：★當(dāng)M=0時：A→4→3→2→14←3←2←1←B電路執(zhí)行右移電路執(zhí)行左移&&14&&13&&12&&111CPAMB3、雙向移位寄存器實(shí)現(xiàn)數(shù)碼串—并行轉(zhuǎn)換通常信息在線路上的傳遞是串行傳送，而終端的輸入或輸出往往是并行的，因而需對信號進(jìn)行

串—并行轉(zhuǎn)換或并—串轉(zhuǎn)換。4、移位寄存器的應(yīng)用并入并出－數(shù)據(jù)寄存并入串出－多位數(shù)據(jù)共信道傳輸串入并出－共信道傳輸數(shù)據(jù)接收串入串出－數(shù)字延遲可變長度移位寄存器

（1）實(shí)現(xiàn)數(shù)碼串—并轉(zhuǎn)換

a．串行轉(zhuǎn)換為并行如圖所示為4位串行數(shù)據(jù)轉(zhuǎn)換為4位并行數(shù)據(jù)的電路圖。4、移位寄存器的應(yīng)用該電路采用D觸發(fā)器構(gòu)成4位右移移位寄存器，串行輸入數(shù)據(jù)從觸發(fā)器1送入，4位并行輸出數(shù)據(jù)從4位D觸發(fā)器的輸出端送出。

（1）實(shí)現(xiàn)數(shù)碼串—并轉(zhuǎn)換

a．串行轉(zhuǎn)換為并行設(shè)串行輸入的數(shù)碼為10104、移位寄存器的應(yīng)用第一個CP的上升沿到來時，將數(shù)碼1送入Q1;10第二個CP的上升沿到來時，將數(shù)碼0送入Q1，同時Q1中的1送給Q2;1第三個CP的上升沿到來時，將數(shù)碼1送入Q1,同時Q1中的0送給Q2，Q2中的1送給Q3;1101第四個CP的上升沿到來時，將數(shù)碼0送入Q1，同時Q1中的1送給Q2，Q2中的0送給Q3，Q3中的1送給Q4

0101010

（1）實(shí)現(xiàn)數(shù)碼串—并轉(zhuǎn)換

a．串行轉(zhuǎn)換為并行

通過四個CP脈沖作用后，1010四個數(shù)碼逐位存入到各級觸發(fā)器中，在第五個CP的上升沿到來之前，并行輸出指令作用于與門，四個與門的輸出就是四位并行數(shù)碼1010。

4、移位寄存器的應(yīng)用10101011010101

（1）實(shí)現(xiàn)數(shù)碼串—并轉(zhuǎn)換

a．串行轉(zhuǎn)換為并行4、移位寄存器的應(yīng)用10101011010101轉(zhuǎn)換波形如圖所示

并行讀出脈沖必須在經(jīng)過4個移存脈沖后出現(xiàn)，并且和移存脈沖出現(xiàn)的時間錯開。b．并行轉(zhuǎn)換為串行如圖所示為4位并行串行數(shù)據(jù)轉(zhuǎn)換為4位數(shù)據(jù)的電路圖

。該電路采用D觸發(fā)器構(gòu)成4位右移移位寄存器和由并行取樣脈沖M控制的輸入電路

。b．并行轉(zhuǎn)換為串行從圖中可以得到狀態(tài)方程：

設(shè)第一組并行送入的數(shù)碼為1101；第二組并行送入的數(shù)碼為1001，則轉(zhuǎn)換波形圖如圖所示。b．并行轉(zhuǎn)換為串行從圖中可以得到狀態(tài)方程：

設(shè)第一組并行送入的數(shù)碼為1101；第二組并行送入的數(shù)碼為1001，則轉(zhuǎn)換波形圖如圖所示。注意：

并行取樣頻率fSA

與移位脈沖頻率fCP滿足并行取樣脈沖寬度大于移位脈沖寬度。

（2）實(shí)現(xiàn)脈沖節(jié)拍延遲

4、移位寄存器的應(yīng)用

移位寄存器串行輸入、串行輸出時，輸入信號經(jīng)過n級移位寄存后才到達(dá)輸出端輸出，

因此輸出信號比輸入信號延遲了n個移存脈沖的周期，延遲的時間為：1、74195四位右移移位寄存器010寄存器在CP↑執(zhí)行并入功能，將輸入數(shù)據(jù)同時送入寄存器。Q0在CP↑接收J(rèn)、/K串入信號，其余位右移一位。J/KQ0n+101Q000010/Q0111D3~D0:并行數(shù)據(jù)輸入端Q3~Q0:并行數(shù)據(jù)輸出端101DRDDDRRR&&&≥11111D0D1D2D3CP三、集成移位寄存器及其應(yīng)用

（1）、74195邏輯符號(2)、74195功能表：J/KQ0n+101Q000010/Q0111↑↑↑↑↑D0D1D2D3Q0Q1Q2Q374195①串行－并行轉(zhuǎn)換器CP/CRDIQ0Q1Q2Q3Q4Q5Q600X11D021D131D241D351D461D571D681D0Di:7位串行數(shù)據(jù)輸入具有自動轉(zhuǎn)換功能的7位串－并轉(zhuǎn)換電路。片Ⅰ：D1接0為標(biāo)志碼，0移出去，表明一組串入數(shù)據(jù)已完成并出轉(zhuǎn)換。同時與其它并行數(shù)據(jù)輸入端組成8位數(shù)據(jù)輸入。由于輸入是7位串入數(shù)據(jù)，因此輸出只取7位。串－并轉(zhuǎn)換表：000000000111111D0

011111D1D0

01111D2D1D0

0111D3D2D1D0

011D4D3D2D1D0

01D5D4D3D2D1D0

0

D0

0

111111D0D1D2D3D4D5D6將串入變?yōu)椴⒊鯭0Q1Q2Q3Q4Q5Q6D0D1D2D3Q0Q1Q2Q374195(1)01串行輸入DiD0D1D2D3Q0Q1Q2Q374195(2)圖示為轉(zhuǎn)換波形，串入的數(shù)據(jù)為1011011。②并行－串行轉(zhuǎn)換器CPQ10Q11Q12Q13Q20Q21Q22Q23S/L01234567實(shí)現(xiàn)并行數(shù)據(jù)輸入，串行數(shù)據(jù)輸出。并行輸入數(shù)據(jù)由7位并入數(shù)據(jù)DI0~DI6和標(biāo)志位0組成8位并入數(shù)據(jù)。0DI0DI1DI3DI2DI4DI5DI610DI0DI1DI2DI3DI4DI5110DI0DI1DI2DI3DI41110DI0DI1DI2DI3DI0DI1DI2DI0DI1DI00001110111111111111DI1DI2DI3DI4DI5DI6DI011111101片Ⅰ：J、/K=1,Q0接收1。并－串轉(zhuǎn)換表：在啟動脈沖的作用下:電路執(zhí)行并行輸入功能。其余位向右移位片2的Q3為串行輸出端。D0D1D2D3Q20Q21Q22Q2374195(2)DI00DI1DI2DI3DI4DI5DI61&&啟動脈沖串行輸出將并入變?yōu)榇鯠0D1D2Q10Q11Q12Q1374195(1)D3圖示為轉(zhuǎn)換波形，并入的數(shù)據(jù)為1011011。

M1M0Q0n+100保持01右移接收串入DSR10左移接收串入DSL11并入↑↑↑↑↑(1)、邏輯符號(2)、功能表功能選擇2、74194四位雙向移位寄存器D0D1D2D3Q0Q1Q2Q374194M1M0DSRDSL主要內(nèi)容加法器移位寄存器計(jì)數(shù)器乘法器MOS存儲器I/O電路5.3計(jì)數(shù)器(Counter)5.3.1計(jì)數(shù)器的特點(diǎn)和分類一、計(jì)數(shù)器的功能及應(yīng)用1.功能：對時鐘脈沖CP計(jì)數(shù)。2.應(yīng)用：分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列、進(jìn)行數(shù)字運(yùn)算等。二、計(jì)數(shù)器的特點(diǎn)1.輸入信號：計(jì)數(shù)脈沖CPMoore型2.主要組成單元：時鐘觸發(fā)器三、計(jì)數(shù)器的分類按數(shù)制分：二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制(任意進(jìn)制)計(jì)數(shù)器按計(jì)數(shù)方式分：加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)(Up-DownCounter)按時鐘控制分：同步計(jì)數(shù)器(Synchronous)異步計(jì)數(shù)器(Asynchronous)按開關(guān)元件分：TTL計(jì)數(shù)器CMOS計(jì)數(shù)器5.3.2二進(jìn)制計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)容量、長度或模的概念

計(jì)數(shù)器能夠記憶輸入脈沖的數(shù)目，即電路的有效狀態(tài)數(shù)M。3位二進(jìn)制同步加法計(jì)數(shù)器：00001111/14位二進(jìn)制同步加法計(jì)數(shù)器：000111/1n位二進(jìn)制同步加法計(jì)數(shù)器：一、二進(jìn)制同步計(jì)數(shù)器(一)

3位二進(jìn)制同步加法計(jì)數(shù)器FF2、FF1、FF0Q2、Q1、Q0設(shè)計(jì)方法一：按前述設(shè)計(jì)步驟進(jìn)行（P270271）設(shè)計(jì)方法二：按計(jì)數(shù)規(guī)律進(jìn)行級聯(lián)

CPQ2Q1Q0C012345678000001010011100101110111000000000010C=Q2n

Q1n

Q0n—Carry向高位的進(jìn)位來一個CP翻轉(zhuǎn)一次J0=K0=1當(dāng)Q0=1，CP到來即翻轉(zhuǎn)J1=K1=Q0當(dāng)Q1Q0=1，CP到來即翻轉(zhuǎn)J2=K2=Q1Q0=T0=T1=T2n位二進(jìn)制同步加法計(jì)數(shù)器級聯(lián)規(guī)律：J0=K0=1J1=K1=Q0J2=K2=Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2串行進(jìn)位觸發(fā)器負(fù)載均勻CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2并行進(jìn)位低位觸發(fā)器負(fù)載重B=Q2n

Q1n

Q0nBorrow若用T觸發(fā)器：(二)

3

位二進(jìn)制同步減法計(jì)數(shù)器CPQ2Q1Q0B0123456700011111010110001101000110000000—

向高位發(fā)出的借位信號T0=1T1=Q0nT2=Q1n

Q0n級聯(lián)規(guī)律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&&BQ0Q1Q2Q0Q1Q2(三)

二進(jìn)制同步可逆計(jì)數(shù)器單時鐘輸入二進(jìn)制同步可逆計(jì)數(shù)器加/減控制端加計(jì)數(shù)T0=

1、T1=

Q0n、

T2

=Q1nQ0n減計(jì)數(shù)T0=1、T1=Q0n、

T2=Q1nQ0nCPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U

/

D1&1&1&1C/B雙時鐘輸入二進(jìn)制同步可逆計(jì)數(shù)器加計(jì)數(shù)脈沖減計(jì)數(shù)脈沖CP0=CPU+CPDCP1=CPU·Q0n

+CPD·Q0nCP2=

CPU·Q1n

Q0n

+CPD·Q1n

Q0nCPU和CPD互相排斥CPU

=CP，CPD=0CPD=CP，CPU=0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD(四)

集成二進(jìn)制同步計(jì)數(shù)器1.集成4位二進(jìn)制同步加法計(jì)數(shù)器1234567816151413121110974161(3)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地引腳排列圖邏輯功能示意圖74161Q0Q1Q2Q3CTTLDCOCPCTPCR

D0

D1D2D3000000110011CR=0Q3Q0=0000同步并行置數(shù)CR=1，LD=0，CP異步清零Q3Q0=D3D01)74LS161和74LS16374161的狀態(tài)表

輸入

輸出

注CRLDCTP

CTTCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1CO010

d3

d2

d1d0

111111011000000d3

d2

d1

d0

計(jì)數(shù)

保持

保

持

0清零置數(shù)CR

=

1,LD

=

1,CP，CTP=CTT=

1二進(jìn)制同步加法計(jì)數(shù)CTPCTT=0CR

=

1，LD=

1，保持若CTT=0CO=0若CTT=1741632)

CC4520VDD2CR

2Q32Q22Q12Q02EN2CP1CP1EN1Q0

1Q1

1Q1Q31CRVSS12345678161514131211109CC4520CC4520Q0Q1Q2Q3ENCPCR使能端也可作計(jì)數(shù)脈沖輸入計(jì)數(shù)脈沖輸入也可作使能端異步清零

輸入

輸出CRENCPQ3n+1Q2n+1Q1n+1Q0n+110100

00010000加計(jì)數(shù)加計(jì)數(shù)

保持保

持

2.集成4位二進(jìn)制同步可逆計(jì)數(shù)器1)74191（單時鐘）74191Q0Q1Q2Q3U/DLDCO/BOCPCTD0

D1D2D3RC加計(jì)數(shù)時CO/BO=Q3nQ2nQ1nQ0n并行異步置數(shù)減計(jì)數(shù)時CO/BO=Q3nQ2nQ1nQ0nCT

=

1,CO/BO

=

1時，1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRC

CO/BOLDD2D3LDCTU/DCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+10d3

d2

d1d0

10010111d3

d2

d1

d0加法計(jì)數(shù)

減法計(jì)數(shù)保持

1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D32)74193(雙時鐘)CO74193Q0Q1Q2Q3LDCPUCRD0

D1D2D3BOCPDCRLDCPU

CPDD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1注100d3

d2

d1d0

01101101110000d3

d2

d1

d0

加法計(jì)數(shù)

減法計(jì)數(shù)

保持異步清零異步置數(shù)BO=CO=1二、二進(jìn)制異步計(jì)數(shù)器(一)

二進(jìn)制異步加法計(jì)數(shù)器CPQ0Q1Q2CP0=CPCP1=Q0CP2=Q1用T

觸發(fā)器

(J

=

K=

1)下降沿觸發(fā)C=Q2n

Q1n

Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行進(jìn)位若采用上升沿觸發(fā)的T觸發(fā)器CP0=CPCP1=Q0CP2=Q1D

觸發(fā)器構(gòu)成的T

觸發(fā)器(D=Q)，

——下降沿觸發(fā)若改用上升沿觸發(fā)的D觸發(fā)器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C(二)

二進(jìn)制異步減法計(jì)數(shù)器CPQ2Q1Q0012345678000111110101100011010001000用T

觸發(fā)器(J

=

K=

1)

上升沿觸發(fā)CP0=CPCP1=Q0CP2=Q1B

=

Q2n

Q1n

Q0n二進(jìn)制異步計(jì)數(shù)器級間連接規(guī)律計(jì)數(shù)規(guī)律T觸發(fā)器的觸發(fā)沿上升沿下降沿加法計(jì)數(shù)CPi=Qi-1CPi

=Qi-1減法計(jì)數(shù)CPi=Qi-1CPi=Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&123456714131211109874197CT/LDQ2D2D0

Q0

CP1地VCCCRQ3D3D1Q1CP074197Q0Q1Q2Q3CRCP1D0

D1D2D3CP0CT/LD(三)

集成二進(jìn)制異步計(jì)數(shù)器74197、74LS197計(jì)數(shù)/置數(shù)異步清零異步置數(shù)加法計(jì)數(shù)二—八—十六進(jìn)制計(jì)數(shù)二-八-十六進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn)M=2計(jì)數(shù)輸出：M=8計(jì)數(shù)輸出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M=16計(jì)數(shù)輸出：其它：74177、74LS177、74293、74LS293等。5.3.3十進(jìn)制計(jì)數(shù)器（8421BCD碼）一、十進(jìn)制同步計(jì)數(shù)器(一)

十進(jìn)制同步加法計(jì)數(shù)器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1狀態(tài)圖時鐘方程輸出方程00000000Q3nQ2nQ1nQ0n0001111010

00011110CQ1nQ0nQ3nQ2n0001111000011110Q3n+1Q2n+1Q1n+1Q0n+1

0

0

0

10

1

0

11

0

0

10

0

0

00

0

1

00

1

1

00

1

0

01

0

0

00

0

1

10

1

1

1

狀態(tài)方程選擇下降沿、JK觸發(fā)器驅(qū)動方程J0=K0=1,J1=Q3nQ0n,K1=Q0J2=K2=Q1nQ0nJ3=Q2nQ1nQ0n

,

K3=Q0n

邏輯圖CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3檢查能否自啟動將無效狀態(tài)10101111代入狀態(tài)方程：101010110100111011111000110010110100能自啟動(二)十進(jìn)制同步減法計(jì)數(shù)器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略)(三)十進(jìn)制同步可逆計(jì)數(shù)器(略)(四)集成十進(jìn)制同步計(jì)數(shù)器74160、741621234567816151413121110974160(2)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地(引腳排列與74161相同)異步清零功能：(74162同步清零)同步置數(shù)功能：同步計(jì)數(shù)功能：保持功能：進(jìn)位信號保持進(jìn)位輸出低電平1.集成十進(jìn)制同步加法計(jì)數(shù)器2.集成十進(jìn)制同步可逆計(jì)數(shù)器(1)74190(單時鐘，引腳與74191相同)異步并行置數(shù)功能：同步可逆計(jì)數(shù)功能：加法計(jì)數(shù)減法計(jì)數(shù)保持功能：1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRCCO/BOLDD2D3(2)74192(雙時鐘，引腳與74193相同)1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D3異步清零功能：異步置數(shù)功能：同步可逆計(jì)數(shù)功能：加法計(jì)數(shù)減法計(jì)數(shù)保持功能123456714131211109874290S9AS9BQ2Q1地VCCR0BR0ACP1CP0Q0

Q3二*、十進(jìn)制異步計(jì)數(shù)器(三)集成十進(jìn)制異步計(jì)數(shù)器異步清零功能S9AS9BQ0Q1Q2Q3R0BR0AM1=2M1=5CP0CP1110000異步置“9”功能111001異步計(jì)數(shù)功能M=

2M

=

5M

=

10CPCPCPCP123456714131211109874290S9AS9BQ2Q1地VCCR0BR0ACP1CP0Q0

Q3二*、十進(jìn)制異步計(jì)數(shù)器(三)集成十進(jìn)制異步計(jì)數(shù)器異步清零功能S9AS9BQ0Q1Q2Q3R0BR0AM1=2M1=5CP0CP1110000異步置“9”功能111001異步計(jì)數(shù)功能M=

2M

=

5M

=

10CPCPCPCP同步置數(shù)異步清零六進(jìn)制計(jì)數(shù)器七進(jìn)制計(jì)數(shù)器5.3.4N進(jìn)制計(jì)數(shù)器方法用觸發(fā)器和門電路設(shè)計(jì)用集成計(jì)數(shù)器構(gòu)成清零端置數(shù)端(同步、異步)[例]利用EWB觀察同步和異步歸零的區(qū)別。一、利用同步清零或置數(shù)端獲得N進(jìn)制計(jì)數(shù)思路：當(dāng)M進(jìn)制計(jì)數(shù)到

SN

–1后使計(jì)數(shù)回到

S0

狀態(tài)2.求歸零邏輯表達(dá)式；1.寫出狀態(tài)SN

–1的二進(jìn)制代碼；3.畫連線圖。步驟：[例]

用4位二進(jìn)制計(jì)數(shù)器74163構(gòu)成十二進(jìn)制計(jì)數(shù)器。解：1.=10112.歸零表達(dá)式：3.連線圖74163Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR1&同步清零同步置零二、利用異步清零或置數(shù)端獲得N進(jìn)制計(jì)數(shù)

當(dāng)計(jì)數(shù)到SN

時，立即產(chǎn)生清零或置數(shù)信號，使返回S0狀態(tài)。（瞬間即逝）思路：步驟：1.寫出狀態(tài)SN

的二進(jìn)制代碼；2.求歸零邏輯表達(dá)式；3.畫連線圖。[例]

用二-八-十六進(jìn)制異步計(jì)數(shù)器74197構(gòu)成十二進(jìn)制計(jì)數(shù)器。74197Q0Q1Q2Q3CP0D0D1D2D3CRCPCP1LDCT/&狀態(tài)S12的作用：產(chǎn)生歸零信號異步清零異步置零(一)

歸零法存在的問題和解決辦法

各觸發(fā)器的動態(tài)特性和帶負(fù)載情況不盡相同，且有隨機(jī)干擾信號，造成有的觸發(fā)器已歸零，有的不能歸零。74161Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR11&11001一種提高歸零可靠性的方法&&QQSR計(jì)到S12=1100前：10101計(jì)到S12=1100時()：11010001CP

=

0之后：01100有足夠的時間歸零三、提高歸零可靠性和計(jì)數(shù)容量的擴(kuò)展思路：用RS觸發(fā)器暫存清零信號，保證有足夠的歸零時間。(二)計(jì)數(shù)容量的擴(kuò)展1.集成計(jì)數(shù)器的級聯(lián)74161(1)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP11111CO016

16

=

25674290(個位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290(十位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q312481020408010

10

=

1002.利用級聯(lián)獲得大容量N進(jìn)制計(jì)數(shù)器1)級聯(lián)N1和N2進(jìn)制計(jì)數(shù)器，容量擴(kuò)展為N1N2N1進(jìn)制計(jì)數(shù)器N2進(jìn)制計(jì)數(shù)器CP進(jìn)位CCP[例]用74290構(gòu)成六十進(jìn)制計(jì)數(shù)器74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q3N1=10N2

=

6個位十位異步清零個位芯片應(yīng)逢十進(jìn)一60=610=N1N2=N2)用歸零法或置數(shù)法獲得大容量的N進(jìn)制計(jì)數(shù)器[例]

試分別用74161和74162接成六十進(jìn)制計(jì)數(shù)器。Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074161(1)用SN

產(chǎn)生異步清零信號：用

SN–1產(chǎn)生同步置數(shù)信號：&11&先用兩片74161構(gòu)成256進(jìn)制計(jì)數(shù)器74162—同步清零，同步置數(shù)。再用歸零法將M=

100改為N

=

60進(jìn)制計(jì)數(shù)器，即用SN–1產(chǎn)生同步清零、置數(shù)信號。先用兩片74162構(gòu)成1010

進(jìn)制計(jì)數(shù)器，Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774162(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074162(1)11&111.同步清零(或置數(shù))端計(jì)數(shù)終值為SN–1

異步清零(或置數(shù))端計(jì)數(shù)終值為SN2.用集成二進(jìn)制計(jì)數(shù)器擴(kuò)展容量后，終值SN(或SN–1)是二進(jìn)制代碼；用集成十進(jìn)制計(jì)數(shù)器擴(kuò)展容量后，終值SN

(或SN–1)的代碼由個位、十位、百位的十進(jìn)制數(shù)對應(yīng)的BCD代碼構(gòu)成。要點(diǎn)主要內(nèi)容加法器移位寄存器計(jì)數(shù)器乘法器MOS存儲器I/O電路5.4乘法器

乘法是數(shù)學(xué)運(yùn)算的基本運(yùn)算之一，也是數(shù)字信號處理中最為重要的運(yùn)算。目前絕大多數(shù)數(shù)字信號處理算法經(jīng)分解后都可以采用乘—加運(yùn)算加以實(shí)現(xiàn)。為此，幾乎所有的數(shù)字信號處理器（DSP）中都集成有專門于乘—加運(yùn)算的電路，即乘法—累加（MAC）電路，是否具有MAC部件是區(qū)分DSP和普通CPU的標(biāo)志之一。圖5.4.1乘法運(yùn)算5.4.1簡單乘法器圖5.4.2簡單的四位二進(jìn)制乘法器

被乘數(shù)移位寄存器組F由七個移位寄存器構(gòu)成，分別稱為F0、F1、F2、F3、F4、F5和F6，如圖6.3.3（a）所示。乘數(shù)移位寄存器組L由四個寄存器構(gòu)成，分別稱為L0、L1、L2和L3，如圖6.3.4（b）所示。對于被乘數(shù)移位寄存器組和乘數(shù)移位寄存器組，如果沒有數(shù)據(jù)移進(jìn)其中某個移位寄存器時，該移位寄存器被置為0。（a）七個被乘數(shù)移位寄存器（b）四個乘數(shù)移位寄存器圖5.4.3輸入移位寄存器

與門組共由七個與門組成，每一個與門實(shí)現(xiàn)兩個一位二進(jìn)制數(shù)相乘運(yùn)算，如圖5.4.4所示。圖5.4.4與門實(shí)現(xiàn)二進(jìn)制數(shù)乘法運(yùn)算圖5.4.5第一個時鐘信號時的輸入移位寄存器狀態(tài)圖5.4.6第一個時鐘信號時的輸出寄存器狀態(tài)（a）被乘數(shù)寄存器組狀態(tài)圖5.4.7第二個時鐘信號到來時輸入寄存器狀態(tài)（b）乘數(shù)寄存器組狀態(tài)（a）相加運(yùn)算（b）輸出寄存器狀態(tài)圖5.4.8第二個時鐘信號到來時累加過程（a）被乘數(shù)寄存器組狀態(tài)（b）乘數(shù)寄存器組狀態(tài)圖5.4.9第三個時鐘信號到來時輸入寄存器狀態(tài)（a）相加運(yùn)算（b）輸出寄存器狀態(tài)圖5.4.10第三個時鐘信號到來時累加過程（a）被乘數(shù)寄存器組狀態(tài)（b）乘數(shù)寄存器組狀態(tài)圖5.4.11第四個時鐘信號到來時輸入寄存器狀態(tài)（a）相加運(yùn)算（b）輸出寄存器狀態(tài)圖5.4.12第四個時鐘信號到來時累加過程5.4.2并行乘法器圖5.4.13并行四位二進(jìn)制數(shù)乘法器5.4.3快速乘法器圖5.4.14快速乘法器結(jié)構(gòu)示意圖主要內(nèi)容加法器移位寄存器計(jì)數(shù)器乘法器MOS存儲器I/O電路5.5.1主存儲器處于全機(jī)中心地位

(1)當(dāng)前計(jì)算機(jī)正在執(zhí)行的程序和數(shù)據(jù)（除了暫存于CPU寄存器以外的所有原始數(shù)，中間結(jié)果和最后結(jié)果）均存放在存儲器中。CPU直接從存儲器取指令或存取數(shù)據(jù)。（2）計(jì)算機(jī)系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲器訪問（DMA）技術(shù)和輸入輸出通道技術(shù)，在存儲器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。（3）共享存儲器的多處理機(jī)的出現(xiàn)，利用存儲器存放共享數(shù)據(jù)，井實(shí)現(xiàn)處理機(jī)之間的通乏加強(qiáng)了存儲器作為全機(jī)中心的作用。5.5.2主存儲器分類

1）隨機(jī)存儲器（RandomAccessMemory，簡稱RAM）2）只讀存儲器（ReadOnlyMemory，簡稱ROM）3）可編程序的只讀存儲器（ProgrammableROM，簡稱PROM）4）可擦除可編程序只讀存儲器（ErasablePROM，簡稱EPROM）5）可用電擦除的可編程只讀存儲器（ElectricallvEPROM，簡稱E2PROM）上述各種存儲器，除了RAM以外，即使停電，仍能保持其內(nèi)容，稱之為“非易失性存器”，而RAM為“易失性存儲器”。

5.5.3主存儲器的主要技術(shù)指標(biāo)

主存儲器的主要性能指標(biāo)為主存容量、存儲器存取時間和存儲周期時間。

計(jì)算機(jī)可尋址的最小信息單位是一個存儲字，最大存儲字的數(shù)量就是存儲器容量。

存儲器的容量：一般以字節(jié)計(jì)算，有K（1024字節(jié)）、M（1024K字節(jié)）、（1024M字節(jié)）G。

存取時間：啟動一次存儲器操作到操作完成的時間。

存儲周期：連續(xù)兩次啟動存儲器的最小間隔時間。5.5.4主存儲器的基本操作

主存儲器的兩個基本操作：“讀”和“寫”。讀是從存儲器中取出數(shù)據(jù)，寫是將數(shù)據(jù)放入存儲器。完成這兩個操作，依賴CPU中的地址寄存器（AR）和數(shù)據(jù)寄存器（DR）。工作過程如圖所示。CPUARDR

讀/寫準(zhǔn)備好地址數(shù)據(jù)

主存儲器地址總線數(shù)據(jù)總線控制總線讀/寫5.5.5讀／寫存儲器（即隨機(jī)存儲器（RAM））

半導(dǎo)體讀/寫存儲器分為：靜態(tài)存儲器和動態(tài)存儲器。前者利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會丟失的；動態(tài)存儲器用MOS電容存儲電荷來保存信息，使用時需不斷給電容充電才能使信息保持。靜態(tài)存儲器集成度低，但功耗較大；動態(tài)存儲器的集成度高，功耗小，它主要用于大容量存儲器。主存儲器的邏輯組成010110100101101001011010010110100101101001011010保持1，0的雙穩(wěn)態(tài)電路1000H1001H1002H1003H1004H1005H地址內(nèi)容存儲單元

1.靜態(tài)存儲器（SRAM）（1）(1)存儲單元和存儲器T1T2T6T4T3T5位線1位線2字選擇線即每個雙穩(wěn)態(tài)1位存儲單元VDDVGGVss

1.靜態(tài)存儲器（SRAM）（2）1K個雙穩(wěn)態(tài)存儲單元，用矩陣譯碼，每個交叉點(diǎn)選擇一個存儲單元。32根列選擇線32根行選擇線共有3232=1024個交叉點(diǎn)5-32譯碼器532譯碼器存儲器地址A4～A0A9～A5012…31012﹕311位存儲單元

1.靜態(tài)存儲器（SRAM）（3）字選擇線T1T2T6T4T3T5VDDVGGVss列選擇線T7T8

1.靜態(tài)存儲器（SRAM）（4）1K×1靜態(tài)存儲器框圖X地址譯碼器字驅(qū)動器32×32存儲矩陣控制電路讀/寫電路Y地址譯碼0﹕310…31A0﹕A4A5

…A9WECSDINDOUTCSWEDINDOUT操作方式H××LLLLLHLH×HHHDOUT

未選寫“0”

寫“1”

讀

1.靜態(tài)存儲器（SRAM）（5）(2)開關(guān)特性讀周期時序AdrCSWEDOUT地址對片選的建立時間tsuAdr→CS片選讀時間taCS片禁止到輸出的傳輸延遲tPLH

CS→DOUTCPU必須在這段時間內(nèi)取走數(shù)據(jù)

1.靜態(tài)存儲器（SRAM）（6）(2)開關(guān)特性寫周期時序AdrCSWEDIN最小寫允許寬度tWWE數(shù)據(jù)對寫允許的建立時間tsuDINCPU必須在這段時間內(nèi)輸出數(shù)據(jù)2.動態(tài)存儲器（DRAM）（1）(1)存儲單元和存儲器原理T2讀出選擇線3管存儲單元單管存儲單元T1T3C寫入選擇線讀出數(shù)據(jù)線寫入數(shù)據(jù)線位線字線TCDVdd高電平寫0，低電平寫12.動態(tài)存儲器（DRAM）（2）(1)存儲單元和存儲器原理

優(yōu)點(diǎn)：線路簡單，單元占用面積小，速度快。缺點(diǎn)：讀出是破壞性的，需要“重寫”；讀出信號很小，要求有高靈敏度的讀出放大器。

圖4·9是16K×1位動態(tài)存儲器的框圖，存儲單元采用單管單元。地址碼是14位；為了減少封裝引腳數(shù)，地址碼分兩批（每批7位）送至存儲器；行地址由行地址選通信號RAS送入，列地址由列地址選通信號CAS送入；讀出放大器又使相應(yīng)的存儲單元的存儲信息自動恢復(fù)（重寫））所以讀出放大器還用作再生放大器。2.動態(tài)存儲器（DRAM）（4）（2）再生

DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實(shí)現(xiàn)信息存儲的。為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來的電荷，把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應(yīng)在小于或等于2ms的時間內(nèi)進(jìn)行一次。

DRAM采用“讀出”方式進(jìn)行再生。而接在單元數(shù)據(jù)線上的讀放是一個再生放大器。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對存儲矩陣的每一行所有單元同時進(jìn)行讀出，直到把所有行全部讀出一遍，就完成了對存儲器的再生。2.動態(tài)存儲器（DRAM）（5）（3）時序圖

DRAM有以下幾種工作方式：讀工作方式，寫工作方式，讀-改寫工作方式，頁面工作方式和再生工作方式。2.動態(tài)存儲器（DRAM）（5）①讀工作方式

高阻態(tài)

輸出

高阻態(tài)RASCASWEDOUTtCRD保證列地址傳輸后立即進(jìn)行讀操作2.動態(tài)存儲器（DRAM）（6）②寫工作方式

RASCASWEDINDOUTtCWR高阻態(tài)保證列地址傳輸后立即進(jìn)行讀操作2.動態(tài)存儲器（DRAM）（7）③讀一改寫工作方式

RASCASWEDINDOUTtCRMWtd2.動態(tài)存儲器（DRAM）（8）④頁面工作方式

RASCASAdrWEDOUT同行讀取5.5.6非易失性半導(dǎo)體存儲器（1）

前面介紹的DRAM和SRAM均為可任意讀／寫的隨機(jī)存儲器，當(dāng)?shù)綦姇r，所存儲的內(nèi)容消失，所以是易失性存儲器。下面介紹的半導(dǎo)體存儲器，即使停電，所存儲的內(nèi)容也不丟失。根據(jù)半導(dǎo)體制造工藝的不同，可分為ROM，PROM，EPROM，E2ROM和FlashMemory1.只讀存儲器（ROM）掩模式ROM由芯片制造商在制造時寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有／無”來表示該存儲單元的信息（“1”或“0”），可以用二極管或晶體管作為元件，顯而易見，其存儲內(nèi)容是不會改變的。2.可編程序的只讀存儲器（PROM）

PROM可由用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的。根據(jù)需要斷開某些單元的熔絲（寫入）。顯而易見，斷開后的熔絲是不能再接通了，因而一次性寫入的存儲器。掉電后不會影響其所存儲的內(nèi)容。3．可擦可編程序的只讀存儲器（EPROM）為了能修改ROM中的內(nèi)容，出現(xiàn)了EPROM。其原理：控制柵浮置柵P型基片源n+漏n+VPP(+12V)5～7V3．可擦可編程序的只讀存儲器（EPROM）

存儲1，0的原理：源漏5V源漏5V

晶體管導(dǎo)通浮柵電子阻止晶體管導(dǎo)通保存1保存04.可電擦可編程序只讀存儲器（E2PROM）

E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制（因氧化層被磨損），一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進(jìn)行，類似SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。E2PROM每個存儲單元采則2個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。5.快速讀寫存儲器（FlashMemory）

F1ashMemory是在EPROM與E2PROM基礎(chǔ)上發(fā)展起來的，其原理：控制柵浮置柵P型基片源n+漏n+＋VPPF1ashMemory的讀寫原理：…Vd=6VVg=12V

寫入…OpenVs=12V

擦除…Vd=1VVg=1V

讀出各存儲器的用途存儲器應(yīng)用SRAMDRAMROMPROMEPROME2PROMFlashMemoryCache計(jì)算機(jī)主存固定程序，微程序控制器用戶自編程序，工業(yè)控制機(jī)或電器用戶編寫并可修改程序，產(chǎn)品試制階段程序IC卡上存儲器固態(tài)盤、IC卡非易失性讀寫存儲器發(fā)展趨勢多級電平存儲器電阻轉(zhuǎn)變存儲器RRAM鐵電存儲器FRAM磁阻存儲器MRAM相變存儲器PCRAM5.5.6DRAM的研制與發(fā)展（1）

1.增強(qiáng)型DRAM（EDRAM）增強(qiáng)型DRAM（EDRAM）改進(jìn)了CMOS制造工藝，使晶體管開關(guān)加速，其結(jié)果使EDRAM的存取時間和周期時間比普通DRAM減少一半，而且在EDRAM芯片中還集成了小容量SRAMcache。2.CacheDRAM（CDRAM）其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同。在存儲器直接連接處理器的系統(tǒng)中，cacheDRAM可取代第二級cache和主存儲器（第一級cache在處理器芯片中）。CDRAM還可用作緩沖器支持?jǐn)?shù)據(jù)塊的串行傳送。3.EDODRAM（EDRAM）擴(kuò)充數(shù)據(jù)輸出（extendeddataout，簡稱EDO），它在完成當(dāng)前內(nèi)存周期前即可開始下一周期的操作，因此能提高數(shù)據(jù)帶寬或傳輸率。4.同步DRAM（SDRAM）典型的DRAM是異步工作的，CPU送地址和控制信號之后，等待存儲器的內(nèi)部操作完成，此時CPU不能做別的。

SDRAM與CPU之間的數(shù)據(jù)傳輸是同步的，CPU送出地址和控制信號后，經(jīng)過已知數(shù)量的時鐘后，SDRAM完成內(nèi)部操作，此期間，CPU可以做其他的工作，而不必等待。5.RambusDRAM（RDRAM）

Rambus公司研制，著重提高存儲器頻率帶寬。

RDRAM與CPU之間通過專用的RDRAM總線傳送數(shù)據(jù)，而不是常用的RAS、CAS、WE、CE信號。采用異步成組數(shù)據(jù)傳輸協(xié)議，開始時需要較大的存取時間（例如48ns），以后可達(dá)500MB/s的傳輸速率。

Rambus得到Intel公司的支持，其高檔的PentiumIII處理器將采用RambusDRAM結(jié)構(gòu)。6.集成隨機(jī)存儲器（IRAM）將整個DRAM系統(tǒng)集成在一個芯片內(nèi)，包括存儲單元陣列、刷新邏輯、裁決邏輯、地址分時、控制邏輯及時序等。片內(nèi)還附加有測試電路。7.ASICRAM

根據(jù)用戶需求而設(shè)計(jì)的專用存儲器芯片，它以RAM為中心，并結(jié)合其他邏輯功能電路。例如，視頻存儲器（videomemory）是顯示專用存儲器，它接收外界送來的圖像信息，然后向系統(tǒng)提供高速串行信息。5.5.7半導(dǎo)體存儲器的組成與控制

半導(dǎo)體存儲器的讀寫時間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內(nèi)還包含有譯碼器和寄存器等電路。常用的半導(dǎo)體存儲器芯片有多字一位片和多字多位（4位、8位）片，如16M位容量的芯片可以有16M×1位和4M×4位等種類。1.存儲器容量擴(kuò)展（1）

1個存儲器的芯片的容量是有限的，它在字?jǐn)?shù)或字長方面與實(shí)際存儲器的要求都有很大差距，所以需要在字向和位向進(jìn)行擴(kuò)充才能滿足需要。（1）位擴(kuò)展位擴(kuò)展指的是用多個存儲器器件對字長進(jìn)行擴(kuò)充。位擴(kuò)展的連接方式是將多片存儲器的地址、片選、讀寫控制