第四章組合邏輯電路

組合邏輯電路第四章北京郵電大學(xué)徐惠民組合邏輯電路的特點(diǎn)組合電路的一般電路結(jié)構(gòu)如下圖所示。

輸出信號(hào)的函數(shù)式為：F1=f1(X1，X2

，…，Xn)F2=f2(X1，X2

，…，Xn)Fm=fn(X1，X2

，…，Xn)

組合邏輯電路的特點(diǎn)在組合邏輯電路中，電路在任一時(shí)刻的輸出信號(hào)僅僅決定于該時(shí)刻的輸入信號(hào)，而與電路原有的輸出狀態(tài)無關(guān)。從電路結(jié)構(gòu)上來看，組合邏輯電路的輸出端和輸入端之間沒有反饋回路。組合電路中不會(huì)包含具有記憶能力的部件，通常指的就是不會(huì)包含觸發(fā)器。組合邏輯電路的分析

組合邏輯電路的分析步驟根據(jù)給定的邏輯電路由輸入到輸出，或由輸出到輸入逐級(jí)推演，寫出輸出函數(shù)式;由己寫出的函數(shù)式列出電路的真值表;由真值表概括出電路所完成的邏輯功能。有的電路功能不好用文字描述時(shí)，可以只列出真值表;必要時(shí)對(duì)輸出函數(shù)進(jìn)行化簡，評(píng)論給定的邏輯電路是否經(jīng)濟(jì)、合理。

組合邏輯電路的分析例4-1分析圖4-2所示的邏輯電路組合邏輯電路的分析作真值表：電路功能：電路實(shí)現(xiàn)了一位全加器的功能。輸入A和B是兩個(gè)加數(shù)，C是低位的進(jìn)位。當(dāng)A、B、C三者相加時(shí)，其中有一個(gè)‘1’或者三個(gè)‘1’時(shí)，本位的和是‘1’；其中有兩個(gè)‘1’或者三個(gè)‘1’時(shí)，產(chǎn)生進(jìn)位‘1’。組合邏輯電路的分析全加器輸出的仿真波形組合邏輯電路的分析例4-2分析如圖4-5所示的組合邏輯電路組合邏輯電路的分析從表達(dá)式作出電路的真值表:電路功能：在這個(gè)電路中，輸入A、B是控制變量，A、B組合不同時(shí)，電路實(shí)現(xiàn)不同的邏輯功能。輸入C和D是參與運(yùn)算的數(shù)據(jù)。AB=00時(shí)，實(shí)現(xiàn)邏輯與功能；AB=01時(shí)，實(shí)現(xiàn)邏輯或的功能；AB=10時(shí)，實(shí)現(xiàn)同或門；AB=11時(shí)，電路是一個(gè)異或門。組合邏輯電路的分析例4-3分析圖4-6所示的邏輯電路F3=B3F2=B3⊕B2F1=B2⊕B1F0=B1⊕B0從異或表達(dá)式也可以做出真值表。組合邏輯電路的分析電路的真值表如下：仔細(xì)觀察4位輸出的序列就是4位格雷碼，而輸入是4位二進(jìn)制碼。電路實(shí)現(xiàn)的是4位二進(jìn)制碼到4位格雷碼轉(zhuǎn)換電路。組合邏輯電路的分析以上通過三個(gè)例題，說明了組合電路分析的三種情況:第一種是對(duì)于常用組合電路部件的分析。這類電路不管具體形式如何，最后都要說明是哪一種常用的邏輯電路。第二種是對(duì)一般邏輯電路的分析。需要根據(jù)真值表來具體分析。第三種則是代碼轉(zhuǎn)換器的分析。最后要說明是哪一種代碼轉(zhuǎn)換器。組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)步驟是：根據(jù)給定的電路功能描述，作出相應(yīng)的邏輯函數(shù)的真值表。真值表應(yīng)該能夠完全反映對(duì)于電路的功能要求。根據(jù)真值表，對(duì)于相應(yīng)的邏輯函數(shù)進(jìn)行簡化。簡化的表達(dá)式可以有三種選擇：與或式，或與式，與或非式。要根據(jù)電路的具體情況來選擇。根據(jù)化簡結(jié)果，選擇器件來實(shí)現(xiàn)該邏輯電路。畫出設(shè)計(jì)結(jié)果的邏輯圖。組合邏輯電路的設(shè)計(jì)1．與非－與非結(jié)構(gòu)若化簡的結(jié)果是最簡與或式，可以變換為與非－與非表達(dá)式。

也就是說，與或表達(dá)式可以直接用與非－與非結(jié)構(gòu)來實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)2．或非－或非結(jié)構(gòu)若化簡的結(jié)果是最簡或與式，可以變換為或非－或非表達(dá)式。

也就是說，或與表達(dá)式可以直接用或非－或非結(jié)構(gòu)來實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)3．與或非結(jié)構(gòu)直接的化簡結(jié)果，一般不會(huì)得到“與或非”表達(dá)式。得到與或非表達(dá)式有這樣幾種可能：（1）反函數(shù)的與或表達(dá)式更簡單時(shí)，可以使用與或非表達(dá)式。（2）從選擇集成電路的實(shí)際出發(fā)，可能使用與或非結(jié)構(gòu)更合適。在實(shí)現(xiàn)具體電路時(shí)，有時(shí)候使用與或非門也許更節(jié)省成本，或者說使用與或非結(jié)構(gòu)就更合適。組合邏輯電路的設(shè)計(jì)例4-4試用幾種不同的結(jié)構(gòu)實(shí)現(xiàn)函數(shù)F=∑m(0,1,5,6,7)。說明分別需要幾片集成電路芯片。解：作出函數(shù)的卡諾圖與或式：或與式：與或非式：組合邏輯電路的設(shè)計(jì)用與非門實(shí)現(xiàn)：需要3個(gè)2輸入與非門，以及一個(gè)三輸入與非門。用一片74LS00（4×2輸入與非門）和一片74LS10（3×3輸入與非門）。用或非門實(shí)現(xiàn)：需要2個(gè)2輸入或非門和一個(gè)3輸入或非門。使用一片74LS27（3×3輸入或非門）就可以實(shí)現(xiàn)。多余輸入要接低電平。用與或非門實(shí)現(xiàn)：使用一片74LS50雙與或非門就可以實(shí)現(xiàn)。74LS50封裝了兩個(gè)與或非門。其中一個(gè)是2×3輸入與門，另一個(gè)是2×2輸入與門。只需要用2×3輸入的那個(gè)與或非門就可以了。組合邏輯電路設(shè)計(jì)舉例例4-5設(shè)計(jì)一個(gè)表決器。有4名裁判參加比賽的評(píng)判。表決采用包含主裁判的多數(shù)判決，設(shè)計(jì)相應(yīng)的組合邏輯電路。解：設(shè)A是主裁判，可以作出真值表：從卡諾圖可以寫出最簡與或式：

F=ABD+ABC+ACD如果寫為與或非式：

組合邏輯電路設(shè)計(jì)舉例如果按與或式實(shí)現(xiàn)電路，需要兩片3×3輸入與非門。實(shí)際上只用了4個(gè)3輸入與非門。如果按與或非式來實(shí)現(xiàn)電路，需要一片帶4×2輸入與門的與或非門，另外，必須可以使用帶非的變量輸入。

組合邏輯電路設(shè)計(jì)舉例例4-6用門電路設(shè)計(jì)和實(shí)現(xiàn)一個(gè)兩位比較器。當(dāng)A1A0=B1B0時(shí)，Y1=1。當(dāng)A1A0>B1B0時(shí)，Y2=1。當(dāng)A1A0<B1B0時(shí)，Y3=1。解：根據(jù)題目的要求，作出它們的真值表組合邏輯電路設(shè)計(jì)舉例作出卡諾圖⊙⊙⊙⊙組合邏輯電路設(shè)計(jì)舉例以上表達(dá)式可以理解為：當(dāng)A1=B1，A0=B0的時(shí)候，A1A0=B1B0，即Y1=1。當(dāng)A1>B1，或者在A1=B1，并且A0>B0時(shí)，A1A0>B1B0，即Y2=1。當(dāng)A1<B1，或者在A1=B1，并且A0<B0時(shí)，A1A0<B1B0，即Y3=1。按照這樣的理解，不用列出真值表，也可以寫出三位、四位的數(shù)值比較器的函數(shù)表達(dá)式。組合邏輯電路設(shè)計(jì)舉例在組合邏輯電路的設(shè)計(jì)中，所使用的邏輯器件可以是標(biāo)準(zhǔn)邏輯器件：門電路和MSI電路，也可以是可編邏輯器件(PLD)。用不同器件進(jìn)行邏輯設(shè)計(jì)時(shí)，設(shè)計(jì)的方法是有區(qū)別的。在此僅介紹用門電路和MSI電路進(jìn)行設(shè)計(jì)的方法，有關(guān)用可編邏輯器件進(jìn)行設(shè)計(jì)的方法，在后面的章節(jié)中再作介紹。組合邏輯電路設(shè)計(jì)舉例例4-7使用4位全加器，附加必要的組合電路，設(shè)計(jì)一個(gè)BCD碼加法器。

當(dāng)兩個(gè)BCD數(shù)相加后結(jié)果大于9，或者結(jié)果產(chǎn)生進(jìn)位，就要做加6調(diào)整。BCD加法器的框圖為：需要設(shè)計(jì)其中的“加6信號(hào)產(chǎn)生器”。組合邏輯電路設(shè)計(jì)舉例加6信號(hào)產(chǎn)生電路有5個(gè)輸入信號(hào)：第一級(jí)全加器的和S4、S3、S2、S1，第一級(jí)全加器的進(jìn)位CO4。部分真值表如下：相加產(chǎn)生進(jìn)位時(shí)，一定要調(diào)整相加結(jié)果在10~15之間時(shí)，也要調(diào)整組合邏輯電路設(shè)計(jì)舉例分別畫出CO4=1和CO4=0兩個(gè)4變量卡諾圖，得到邏輯表達(dá)式：中規(guī)模組合邏輯電路加法器和減法器加法器在前面已經(jīng)介紹過。減法器真值表如下：可以用各種方法實(shí)現(xiàn)這個(gè)減法器。但是，實(shí)際的集成電路產(chǎn)品中，并沒有減法器芯片。中規(guī)模組合邏輯電路實(shí)際的減法器是用加法器通過加一個(gè)負(fù)數(shù)來完成。負(fù)數(shù)是用補(bǔ)碼來表示的。(對(duì)負(fù)數(shù)的絕對(duì)值求反加1就是補(bǔ)碼)當(dāng)SUB=1時(shí)，就是加法器。當(dāng)SUB=0是，通過異或門和C0將B變?yōu)樨?fù)數(shù)的補(bǔ)碼，就實(shí)現(xiàn)為減法器。實(shí)際是一個(gè)可控加法/減法器。中規(guī)模組合邏輯電路編碼器用特定的一組二進(jìn)制代碼來表示某種信息的過程稱為編碼?，F(xiàn)在介紹的是數(shù)值編碼器。二進(jìn)制編碼器：將數(shù)碼編碼為二進(jìn)制碼，如8線-3線編碼器十進(jìn)制編碼器：將數(shù)碼編碼為8421BCD碼，如10線-4線編碼器一般的編碼器只有一個(gè)輸入有效。優(yōu)先編碼器可以允許多個(gè)輸入有效中規(guī)模組合邏輯電路8線-3線編碼器：編碼表如下Y2=I7+I6+I5+I4Y1=I7+I6+I3+I2Y0=I7+I5+I3+I1分別可以用一個(gè)或門來實(shí)現(xiàn)每個(gè)編碼器的輸出。中規(guī)模組合邏輯電路8線-3線優(yōu)先編碼器：編碼表如下1）寫出輸出為‘1’時(shí)的實(shí)際輸入組合所對(duì)應(yīng)的“與”項(xiàng)，如輸入組合是I7I6=01，對(duì)應(yīng)的項(xiàng)是2）寫出這些“與”項(xiàng)的“或”；3）進(jìn)行代數(shù)化簡，得到最后的輸出表達(dá)式。

中規(guī)模組合邏輯電路最后得到的表達(dá)式是：中規(guī)模組合邏輯電路74LS148優(yōu)先編碼器輸入/輸出是低電平有效。是輸入使能端。是邏輯擴(kuò)展輸出端，輸入端有信號(hào)時(shí)，此輸出有效。是輸出使能信號(hào)，輸入端沒有信號(hào)時(shí)，此輸出無效（低電平）。中規(guī)模組合邏輯電路兩片74LS148級(jí)聯(lián)為16線-4線編碼器第一片沒有輸入時(shí)，YS輸出低電平，使得第二片正常工作。第一片有輸入時(shí)，YS輸出有效，為高電平，使得第二片不工作。兩片74LS148輪流工作，輸入擴(kuò)展為16線，輸出擴(kuò)展為4線中規(guī)模組合邏輯電路譯碼器譯碼器是將輸入的二進(jìn)制代碼“翻譯”為它所代表的信息。譯碼器有許多輸出，每個(gè)輸出固定對(duì)應(yīng)某種信息。輸入一組二進(jìn)制代碼，相應(yīng)的輸出就有效，表示“翻譯”的結(jié)果。這里討論的仍然是數(shù)值譯碼器：若干輸出對(duì)應(yīng)若干數(shù)碼，將輸入代碼“翻譯”為它所代表的數(shù)。如果某一個(gè)輸出代表‘5’，當(dāng)這個(gè)輸出有效時(shí)，輸入代碼就是‘5’的編碼。譯碼器的輸出可以是高電平有效，或者低電平有效。中規(guī)模組合邏輯電路二進(jìn)制譯碼器

二進(jìn)制譯碼器有n條輸入，2n條輸出。常見的二進(jìn)制譯碼器有2線－4線譯碼器，3線－8線譯碼器，4線－16線譯碼器。中規(guī)模組合邏輯電路二進(jìn)制譯碼器

也可以是低電平輸出有效中規(guī)模組合邏輯電路低電平輸出有效的2-4譯碼器仿真波形

譯碼器輸出波形的特征是：每個(gè)時(shí)刻，都只有一個(gè)有效輸出，現(xiàn)在就是每個(gè)時(shí)刻只有一個(gè)輸出是低電平中規(guī)模組合邏輯電路

1.二進(jìn)制譯碼器

最常用的MSI二進(jìn)制譯碼器是3線-8線譯碼器73HC138。它有三個(gè)地址輸入端A2∽A0，還有三個(gè)使能輸入端，其中S1要求輸入高電平，另外兩個(gè)要求輸入低電平。譯碼輸出是低電平有效。

中規(guī)模組合邏輯電路

最常用的MSI二進(jìn)制譯碼器是3線-8線譯碼器74LS138中規(guī)模組合邏輯電路

74LS138譯碼器也是低電平輸出有效。輸入還有三個(gè)選通端：STA，。必須當(dāng)STA=1，=0和=0時(shí)，譯碼器才工作。和中規(guī)模組合邏輯電路

譯碼器的擴(kuò)展：用兩片3線-8線譯碼器可以組成4線-16線譯碼器。中規(guī)模組合邏輯電路

2.非二進(jìn)制譯碼器如果譯碼器有n條輸入線，而輸出線小于2n條，這樣的譯碼器都屬于非二進(jìn)制譯碼器。74LS42是4線-10線譯碼器，也稱BCD譯碼器.。輸入1010-1111共6個(gè)狀態(tài)是不使用狀態(tài)，但是，不能當(dāng)做任意項(xiàng)來使用。否則，不能保證譯碼輸出的唯一性。

中規(guī)模組合邏輯電路

74LS42邏輯圖所有的與非門都是4輸入如果使用任意項(xiàng)，有些與非門就可能是少于4個(gè)輸入。實(shí)際的電路中并沒有這樣使用。中規(guī)模組合邏輯電路

3.數(shù)字顯示譯碼器在數(shù)字系統(tǒng)中，常常需要將譯碼輸出顯示成十進(jìn)制數(shù)字或其它符號(hào)。因此，希望譯碼器能直接驅(qū)動(dòng)數(shù)字顯示器，或者能同顯示器配合使用，這種類型的譯碼器稱為顯示譯碼器。顯示譯碼器經(jīng)常和七段顯示器（七段數(shù)碼管）配合使用。

中規(guī)模組合邏輯電路

發(fā)光二極管七段數(shù)碼管

共陰極接法和共陽極接法

中規(guī)模組合邏輯電路

七段顯示譯碼器

七段顯示譯碼器是用來驅(qū)動(dòng)七段數(shù)碼管的專用譯碼器，它的輸入是二-十進(jìn)制代碼，輸出是驅(qū)動(dòng)七段數(shù)碼管的控制信號(hào)，即a、b、c、d、e、f、g。

中規(guī)模組合邏輯電路

共陽極顯示碼abcdfgabcdefg數(shù)字000000101001111100100102e中規(guī)模組合邏輯電路

4線－七段譯碼器74LS47功能表在此狀態(tài)下，所有二極管都亮在此狀態(tài)下，所有二極管都滅在此狀態(tài)下，遇0不顯示正常顯示中規(guī)模組合邏輯電路

數(shù)據(jù)選擇器

數(shù)據(jù)選擇器又叫多路選擇器，簡稱MUX。其功能是在地址信號(hào)控制下，從多路輸入信息中選擇其中的某一路信息作為輸出。數(shù)據(jù)選擇器信息(或稱數(shù)據(jù))的輸入通道數(shù)K≤2n，式中n為地址信號(hào)的輸入端數(shù)。數(shù)據(jù)選擇器的名稱就是根據(jù)數(shù)據(jù)輸入端數(shù)和輸出端數(shù)來命名的。有2選1、4選1、8選1和16選1等類型。中規(guī)模組合邏輯電路

1.74LS153雙4選1數(shù)據(jù)選擇器各種類型的數(shù)據(jù)選擇器的輸出表達(dá)式都可以參考這個(gè)式子來寫出。中規(guī)模組合邏輯電路

數(shù)據(jù)選擇器的擴(kuò)展

雙4選1數(shù)據(jù)選擇器擴(kuò)展為8選1數(shù)據(jù)選擇器中規(guī)模組合邏輯電路

8選1數(shù)據(jù)選擇器74LS151

輸出表達(dá)式：中規(guī)模組合邏輯電路

數(shù)值比較器數(shù)值比較器的設(shè)計(jì)在前面已有介紹。現(xiàn)在介紹中規(guī)模比較器的使用。4位數(shù)值比較器74LS85除了兩組4位輸入和三個(gè)輸出外，還有3個(gè)級(jí)聯(lián)輸入A>B，A=B和A<B級(jí)聯(lián)輸入用來幾片比較器的級(jí)聯(lián)，級(jí)聯(lián)輸入反映前一級(jí)比較器的結(jié)果。當(dāng)本級(jí)的兩組輸入相等時(shí)，由前一級(jí)的比較結(jié)果決定最后的結(jié)果。中規(guī)模組合邏輯電路

74LS85的功能表

高位數(shù)值不相等時(shí)，由高位的比較決定結(jié)果高位數(shù)值相等時(shí)，由低位的比較(級(jí)聯(lián)輸入)決定結(jié)果中規(guī)模組合邏輯電路

數(shù)值比較器的級(jí)聯(lián)：兩片74LS85構(gòu)成兩組8位數(shù)值的比較器

中規(guī)模組合電路用于邏輯設(shè)計(jì)1．譯碼電路用作函數(shù)發(fā)生器n輸入二進(jìn)制譯碼器的2n個(gè)輸出，分別對(duì)應(yīng)n輸入變量邏輯函數(shù)的各個(gè)最小項(xiàng)。將這些最小項(xiàng)適當(dāng)?shù)亟M合，就能得到任意的n變量邏輯函數(shù)。如果譯碼器輸出是高電平有效，只要通過或門，將函數(shù)輸出為1的最小項(xiàng)組合在一起，就得到所需要的函數(shù)。如果譯碼器輸出是低電平有效，則需要用與非門，將函數(shù)輸出為1的最小項(xiàng)組合在一起，也能得到所需要的邏輯函數(shù)。中規(guī)模組合電路用于邏輯設(shè)計(jì)例4-12用74LS138譯碼器，設(shè)計(jì)一個(gè)交通燈監(jiān)視電路：紅、黃、綠燈只能同時(shí)有一個(gè)亮，其他情況都屬于不正常，電路要給出相應(yīng)的信號(hào)。F=∑m(0,3,5,6,7)中規(guī)模組合電路用于邏輯設(shè)計(jì)2．用數(shù)據(jù)選擇器作函數(shù)發(fā)生器如果不考慮選通輸入，數(shù)據(jù)選擇器的輸出表達(dá)式可以寫為： 如果將函數(shù)的輸入變量連接到數(shù)據(jù)選擇器的地址端，上述表達(dá)式就是函數(shù)的最小項(xiàng)表達(dá)式：Di是最小項(xiàng)mi所對(duì)應(yīng)的輸出。因此，數(shù)據(jù)選擇器非常適合作為函數(shù)發(fā)生器來使用。中規(guī)模組合電路用于邏輯設(shè)計(jì)2．用數(shù)據(jù)選擇器作函數(shù)發(fā)生器如果不考慮選通輸入，數(shù)據(jù)選擇器的輸出表達(dá)式可以寫為： 如果將函數(shù)的輸入變量連接到數(shù)據(jù)選擇器的地址端，上述表達(dá)式就是函數(shù)的最小項(xiàng)表達(dá)式：Di是最小項(xiàng)mi所對(duì)應(yīng)的輸出。因此，數(shù)據(jù)選擇器非常適合作為函數(shù)發(fā)生器來使用。中規(guī)模組合電路用于邏輯設(shè)計(jì)（1）n個(gè)地址輸入的數(shù)據(jù)選擇器實(shí)現(xiàn)n變量函數(shù)。只要將n個(gè)輸入變量連接到數(shù)據(jù)選擇器的地址端，數(shù)據(jù)Di就是最小項(xiàng)mi對(duì)應(yīng)的輸出0或者1。（2）n個(gè)地址輸入的數(shù)據(jù)選擇器實(shí)現(xiàn)n+1變量函數(shù)由于地址端只能連接n個(gè)變量，第n+1個(gè)變量就要根據(jù)需要連接到數(shù)據(jù)輸入。例如，用3線－8線數(shù)據(jù)選擇器實(shí)現(xiàn)4變量（ABCD）函數(shù)，變量A、B、C連接到地址端，數(shù)據(jù)輸入Di有可能是1、0、D或。（2）n個(gè)地址輸入的數(shù)據(jù)選擇器實(shí)現(xiàn)n+2或更多變量的函數(shù)中規(guī)模組合電路用于邏輯設(shè)計(jì)例4-13用3線-8線數(shù)據(jù)選擇器74LS151分別實(shí)現(xiàn)3變量和4變量的多數(shù)電路。解：3變量多數(shù)電路的最小項(xiàng)表達(dá)式是：

只要在D0、D1、D2、D4輸入0，D3、D5、D6、D7輸入1就是所要求的電路。中規(guī)模組合電路用于邏輯設(shè)計(jì)4變量多數(shù)電路的最小項(xiàng)表達(dá)式是：

從表達(dá)式可以清楚的看出數(shù)據(jù)端應(yīng)該如何接入0、1和D（在這個(gè)具體例子中，不接入）中規(guī)模組合電路用于邏輯設(shè)計(jì)例4.14.試用數(shù)據(jù)選擇器和必要的門電路實(shí)現(xiàn)4位二進(jìn)制碼轉(zhuǎn)換為其補(bǔ)數(shù)的代碼轉(zhuǎn)換器。

F0=DF1=中規(guī)模組合電路用于邏輯設(shè)計(jì)作F2和F3的卡諾圖：選擇兩個(gè)變量（如AB）作為地址，按AB的不同取值劃分小卡諾圖。寫出小卡諾圖變量的最簡式，就是數(shù)據(jù)輸入表達(dá)式：中規(guī)模組合電路用于邏輯設(shè)計(jì)實(shí)現(xiàn)的邏輯圖：中規(guī)模組合電路用于邏輯設(shè)計(jì)用全加器作為數(shù)碼轉(zhuǎn)換器對(duì)于有些代碼來說，可以很容易地通過加法運(yùn)算，來完成代碼的轉(zhuǎn)換。例如，將8421BCD碼加3就可以轉(zhuǎn)換為余三碼。一般框圖：中規(guī)模組合電路用于邏輯設(shè)計(jì)例4-15用全加器和必要的門電路實(shí)現(xiàn)8421碼到5421碼的轉(zhuǎn)換電路。對(duì)于前5個(gè)代碼，不需要加任何數(shù)（加0）。對(duì)于后5個(gè)代碼，加0011就完成轉(zhuǎn)換。中規(guī)模組合電路用于邏輯設(shè)計(jì)相應(yīng)的卡諾圖：最后的邏輯圖如圖

：組合邏輯的競爭與冒險(xiǎn)

以前對(duì)組合邏輯電路的分析和設(shè)計(jì)都是在理想條件下，研究電路輸出和輸入間的穩(wěn)態(tài)關(guān)系，沒有考慮器件的延遲時(shí)間。實(shí)際上由于器件存在延遲時(shí)間，且各器件的延遲時(shí)間也不盡相同。當(dāng)各輸入信號(hào)經(jīng)過不同路徑到達(dá)某一會(huì)合點(diǎn)的時(shí)間就會(huì)有先有后，這種現(xiàn)象稱為電路產(chǎn)生了競爭。

組合邏輯的競爭與冒險(xiǎn)

由于競爭的存在，當(dāng)輸入信號(hào)發(fā)生變化時(shí)，在輸出跟隨輸入信號(hào)變化的過程中，電路輸出發(fā)生瞬間錯(cuò)誤的現(xiàn)象稱為組合邏輯電路產(chǎn)生了冒險(xiǎn)。冒險(xiǎn)現(xiàn)象表現(xiàn)為輸出端出現(xiàn)了不按穩(wěn)態(tài)規(guī)律變化的窄脈沖，常稱為“毛刺”。此冒險(xiǎn)信號(hào)的脈沖寬度僅為數(shù)十納秒或更小。

組合邏輯電路的競爭和冒險(xiǎn)冒險(xiǎn)的分類冒險(xiǎn)可以根據(jù)產(chǎn)生的原因分為邏輯冒險(xiǎn)和功能冒險(xiǎn)。也可以根據(jù)輸出信號(hào)中冒險(xiǎn)的形式，分為靜態(tài)冒險(xiǎn)和動(dòng)態(tài)冒險(xiǎn)。1．邏輯冒險(xiǎn) 由于邏輯電路的一個(gè)輸入信號(hào)發(fā)生變化，所產(chǎn)生的冒險(xiǎn)稱為邏輯冒險(xiǎn)。組合邏輯的競爭與冒險(xiǎn)

右邊電路在穩(wěn)態(tài)時(shí)輸出1。在電路有延遲的情況下，就會(huì)輸出瞬態(tài)的0:在仿真波形中，表現(xiàn)為一個(gè)窄脈沖組合邏輯電路的競爭和冒險(xiǎn)2．功能冒險(xiǎn)由于兩個(gè)或者更多信號(hào)同時(shí)發(fā)生變化而產(chǎn)生的冒險(xiǎn)，稱為功能冒險(xiǎn)。譯碼器輸出中就存在功能冒險(xiǎn)，BA由01變到10時(shí)可能出現(xiàn)瞬間同時(shí)為0，導(dǎo)致冒險(xiǎn)仿真波形組合邏輯電路的競爭和冒險(xiǎn)3．靜態(tài)冒險(xiǎn)由于信號(hào)或者電路的延遲，出現(xiàn)了單個(gè)的錯(cuò)誤脈沖，也就是冒險(xiǎn)，將這種冒險(xiǎn)稱為靜態(tài)冒險(xiǎn)。無論是邏輯冒險(xiǎn)，還是功能冒險(xiǎn)，都可能是靜態(tài)冒險(xiǎn)。在輸出應(yīng)該保持高電平時(shí)，出現(xiàn)了短暫的負(fù)脈沖，相應(yīng)的冒險(xiǎn)稱為0型冒險(xiǎn)。在輸出應(yīng)該保持低電平時(shí)，出現(xiàn)了短暫的正脈沖，相應(yīng)的冒險(xiǎn)稱為1型冒險(xiǎn)。組合邏輯電路的競爭和冒險(xiǎn)4．動(dòng)態(tài)冒險(xiǎn)由于多路信號(hào)具有不同的延遲，導(dǎo)致在輸出連續(xù)出現(xiàn)0型